用硅虚拟原型完成千万门RTL-To-GDSII设计课程VIP专享VIP免费

用硅虚拟原型完成千万门RTL-To-GDSII设计课程(2004年10月18-22日)邀请信尊敬的先生/女士：您好！从RTL或门级网表，经过完整的综合布局布线到GDSII的设计技术与方法，可应用于SoC和ASIC芯片的多层次(hierarchical)、单层次(flatten)以及IP或COT模块(block)的实施。这三种方法即可相互独立又能够结为一体成为当代完整新颖的IC设计方法之一。以Cadence的RTLCompiler-SoCEncounter完整的综合布局布线设计系统为例，采用全局同步优化技术对设计的逻辑、布局、布线及时序进行同步优化，具有同一的综合、布局、布线及时序分析引擎，因而可达到无与伦比的设计可预测性和质量。通过培训学员能够掌握最新的“DigitalEncounterDesignPlatform”的应用实例及“RTL到GDSII设计平台环境下的逻辑综合与物理设计方法”。为此，我们将举行用硅虚拟原型进行RTL-To-GDSII设计高级培训课程。培训合格者将获得Cadence-ZCIST技术认证合格证书。培训时间/地点：2004年10月18-22日（9:00–17:30）Cadence-中关村学院报到时间/地点：10月17日下午15:00-17:00或10月18日上午7:50-8:30Cadence办公室北京海淀区科学院南路2号融科资讯中心A301Tel:82872200-302662486688-518013611274462傅绒主讲教师：陈春章博士授课语言：英语或汉语学习环境：优良的软、硬件环境，每人一台工作站，提供充分的上机时间课程安排：Day1：SoCEncounterEnvironmentEncounter™RTLCompilerCompilerBasicsDesignConstraintsSynthesisFlowDay2：LibraryDataPreparationDesignDataPreparationOverviewofFlattenFlowFlowDemoDay3：HierarchicalFloorplanGenerationDetailedBlockImplementationSiliconVirtualPrototypingPowerAnalysisDay4：BlockModelsTop-LevelImplementationChipAssemblyandSign-OffChipFinishingDay5：TimingandSignalIntegrityClosureIPOandPhysicalOptimizationPostmaskECOFlowSummaryandCertification回执用硅虚拟原型完成千万门RTL-To-GDSII设计课程(2004年10月18-22日)由于座位有限，为保证培训效果，如您确定参加培训，请即确认回传，以便安排准备。Email：admin@zcist.com或传真至：010-62407327联系方式：010-82872200-3026010-62486688-518013611274462傅绒培训费用：人民币3915元/人（包括培训、上机、教材、证书、含午餐）住宿费用：人民币70元/人/天（3星住宿标准，两人一间，提供免费宽带上网）以下内容请用正楷字填写：单位名称：___________________________________________________________________地址：__________________________________________________邮编：_______________人员1________电话__________职务______性别____Email______________是__否__住宿人员2________电话__________职务______性别____Email______________是__否__住宿人员3________电话__________职务______性别____Email______________是__否__住宿选择报到时间：10月17日下午15:00-17:00______10月18日上午7:40-8:30______其它信息请注明（是否订回程票等）：_____________________________________________________________________________敬请光临！