2022eda技术期末考试试卷eda技术期末考试试卷EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。下面是关于eda技术期末考试试卷，希望大家仔细阅读!一、单项选择题(30分，每题2分)1.以下关于适配描述错误的是A.适配器的功能是将综合器产生的网表文件配置于指定的目标器第1页共9页件中，使之产生最终的下载文件B.适配所选定的目标器件可以不属于原综合器指定的目标器件系列C.适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D.通常，EDAL软件中的综合器可由专业的第三方EDA公司供应而适配器则需由FPGA/CPLD供应商供应2.VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分，结构体描述D。A.器件外部特性B.器件的综合约束C.器件外部特性与内部功能D.器件的内部功能3.下列标识符中，是不合法的标识符。第2页共9页A.State0B.9moonC.Not_Ack_0D.signall4.以下工具中属于FPGA/CPLD集成化开发工具的'是A.ModelSimB.SynplifyProC.MATLABD.QuartusII5.进程中的变量赋值语句，其变量更新是A.马上完成B.按依次完成C.在进程的最终完成D.都不对6.以下关于CASE语句描述中错误的是A.CASE语句执行中可以不必选中所列条件名的一条B.除非全部条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必需加上最终一句;WHEN第3页共9页OTHERS=><依次语句>;C.CASE语句中的选择值只能出现一次第1页(共3页)D.WHEN条件句中的选择值或标识符所代表的值必需在表达式的取值范围7.以下哪个程序包是数字系统设计中最重要最常用的程序包A.STD_LOGIC_ARITHB.STD_LOGIC_1164C.STD_LOGIC_UNSIGNEDD.STD_LOGIC_SIGNED8.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→→综合→适配→时序第4页共9页仿真→编程下载→硬件测试。A.功能仿真B.逻辑综合C.配置D.引脚锁定9.不完整的IF语句，其综合结果可实现A.三态限制电路B.条件相或的逻辑电路C.双向限制电路D.时序逻辑电路10.下列语句中，属于并行语句的是A.进程语句B.IF语句C.CASE语句D.FOR语句11.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中，C是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件第5页共9页B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的C.综合是纯软件的转换过程，与器件硬件结构无关D.为实现系统的速度、面积、性能的要求，须要对综合加以约束，称为综合约束12.CPLD的可编程是主要基于什么结构A.查找表(LUT)B.ROM可编程C.PAL可编程D.与或阵列可编程13.以下器件中属于Altera公司生产的是A.ispLSI系列器件B.MAX系列器件C.XC9500系列器件第6页共9页D.Virtex系列器件14.在VHDL语言中，下列对时钟边沿检测描述中，错误的是A.ifclk'eventandclk='1'thenB.ifclk'stableandnotclk='1'thenC.ifrising_edge(clk)thenD.ifnotclk'stableandclk='1'then15.以下关于状态机的描述中正确的是A.Moore型状态机其输出是当前状态和全部输入的函数B.与Moore型状态机相比，Mealy型的输出改变要领先一个时钟周期C.Mealy型状态机其输出是当前状态的函数D.以上都不对第7页共9页二、EDA名词说明，写出下列缩写的中文含义(10分，每题2分)1.FPGA：现场可编程门阵列2.HDL：硬件描述语言3.LE：逻辑单元4.FSM：有限状态机5.SOPC：可编程片上系统三、程序填空题(20分，每空2分)以下是一个模为60(0~59)的8421BCD码加法计数器VHDL描述，请补充完整请回答问题：在程序中存在两处错误，试指出并修改正确(假如是缺少语句请指出应当插入的行号)答:(1)12行begin改为then第8页共9页(2)第2行和第3行见加USEIEEE.STD_LOGIC_UNSIGNED.ALL;本文来源：网络收集与整理，如有侵权，请联系作者删除，谢谢！第9页共9页
