I广东东软学院本科设计（论文）基于 FPGA 的 MIPS 指令设计与实现摘 要本文将设计一个具有 MIPS 体系结构的五级流水线 32 位 CPU，并包含 MIPS 指令集， 流水线的结构将分为五个部分：指令、解码、执行、反写和存储。并尽可能对数据冲突、控制冲突和结构冲突提出合理的解决方案，实现 MIPS 指令集中的部分指令。本次设计将使用 verilog-HDL（硬件描述语言），该语言用于每个模块实现，简单提出并解决流水线中出现的一些有关数据的阻塞问题，并使用 ModelSim 进行分析仿真和验证以完成 CPU 的设计。关键词： 流水线 MIPS CPU verilog-HDL 指令集 ModelSimII广东东软学院本科设计（论文）ABSTRACTIn this paper, we will design a five level pipelined 32-bit CPU with MIPS architecture, which contains MIPS instruction set. The pipelined architecture will be divided into five parts: instruction, decoding, execution, write back and storage. At the same time, we try to put forward reasonable solutions to data conflicts, control conflicts and structure conflicts. Implement some instructions in MIPS instruction set. This design will use verilog-HDL (hardware description language), which is used to implement each module, simply put forward and solve some data blocking problems in the pipeline, and use Modelsim to analyze, simulate and verify to complete the CPU design.Key words：Assembly line MIPS verilog-HDL ModelSim Instruction set 广东东软学院本科设计（论文）目 录摘 要.....................................................................IABSTRACT............................................................II第一章 绪论.............................................................11.1 课题研究背景和意义............................................11.2 国内外发展现状与趋势..........................................11.3 论文研究内容和目标............................................2第二章 MIPS 指令系统................................................32.1 MIPS 指令系统概述...................
