DDR Layout Guide SDRAM, DDR, DDR2, DDR3是RAM 技术发展的不同阶段, 对于嵌入式系统来说, SDRAM 常用在低端, 对速率要求不高的场合, 而在DDR/DDR2/DDR3 中，目前基本上已经以DDR2 为主导，相信不久DDR3 将全面取代DDR2, 关于DDR, DDR2, DDR3, 其原理这里不多介绍, 其典型差别就是在内部逻辑的"预存取"技术有所差别, 但是从外部接口之间的速率来看, 他们基本类似, 就是clock，strobe，data，address, control, command 等，无论是DDR/DDR2/DDR3，他们的clock 与data的理论频率是一致的, 及clock=266MHz, 则对应的data=266MHzMHz(这里可能有人反对, 觉得data 应该等于533MHz, 其实它我们常说的533MHz 的Bit Rate, 这里要注意一个周期是由'0'与'1'组成的, 我们在SI 仿真时要注意了。) DDR/DDR2/DDR3 的Layout Guidelines 通常具有下面的格式(只显示一部分，并且里面的参数参数参考) 本文结合Micron 与Freescale 的DesignGuidelines，详细介绍DDR2 的layout 方面需要注意的问题，从总体来看，就可以归纳为上面那张图所表现的形式。本文中关于 lql-xxx 为个人文章编号，无实际意义。另外，读者可以参阅本站的另外一篇文章 DDR2 design checklist。 1. Micro 建议 VSS 为数字地，VSSQ 为信号地，若无特别说明，两者是等效的。VDD 为器件内核供电，VDDDQ 为器件的DQ 和 I/O 供电，若无特别说明，两者是等效的。本文内容可以和 lql-003-DDR Designer Check list.doc配合使用，作为DDR 设计原则指导资料。 对于 DDR 来说，定义信号组如下： l 数字信号组DQ，DQS，DM，其中每个字节又是内部的一个信道Lane组，如DQ0~DQ7，DQS0， DM0 为一个信号组。 l 地址信号组：ADDRESS l 命令信号组：CAS#，RAS#，WE# l 控制信号组：CS#，CKE l 时钟信号组：CK，CK# 1.1 印制电路板 PCB Stackups 推荐使用 6 层电路板，分布如下： 图 1 l 电路板的阻抗控制在 50~60ohm l 印制电路板的厚度选择为1.57mm(62mil)。 l 填充材料 Prepreg 厚度可变化范围是4~6mil。 l 电路板的填充材料的介电常数一般变化范围是3.6~4.5，它的数值随着频率，温度等因素变化。FR-4 就是一种典型的介电材料，在 100MHz时的平均介电常数为 4.2。推荐使用 FR-4 作为 PCB 的填充材料，因为它便宜，更低的吸湿性能，更低的电导性。 一般来说，DQ，DQS 和时钟信号线选择 VSS 作为参...
