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FPGAQuartus_II_时钟约束

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FPGA QuartusII 时钟约束 时钟约束(Clock Specification): 约束所有时钟(包括你的设计中特有的时钟)对准确的时序分析结果而言是必不可少的。Quartus II TimeQuest Timing Analyzer为各种各样的时钟配置和典型时钟提供许多SDC命令。 这个章节将介绍 SDC 可用的应用编程接口,以及描述指定的时钟特性。 时钟(Clocks) 使用 create_clock 命令为任何 register, port 或 pin 进行时钟特性描述,使其具有独一的时钟特性。例 6–2 展示了 create_clock 命令: Example 6–2. create_clock Command create_clock -period [-name ] [-waveform ] [-add] Table 6–6. create_clock Command Options 选项 描述 -period 指定时钟周期 [-name ] 指定时钟名称(不一定是约束时钟的节点名称) [-waveform ] 指定时钟上升沿/下降沿 [-add] 可以对一个时钟节点进行多个时钟约束 指定你要约束的时钟(目标节点) Example 6–3 约束时钟频率 100MHz,占空比 50%,0ns 上升沿,5ns 下降沿。 Example 6–3. 100MHz Clock Creation create_clock –period 10 –waveform { 0 5 } clk Example 6–4 和上例相差90 度的相位。 Example 6–4. 100MHz Shifted by 90 Degrees Clock Creation create_clock –period 10 –waveform { 2.5 7.5 } clk_sys 使用create_clock 命令约束时钟缺省的source Latency 值为0。Quartus II TimeQuest Timing Analyzer 自动为非虚拟时钟(non-virtual clocks)计算时钟网络延时(clock’s network latency)。 Quartus II Handbook, Volume 3 6-29 生成时钟(Generated Clocks) Quartus II TimeQuest Timing Analyzer 可以把修改或改变主时钟(或者引入时钟)特性的分频时钟、波纹时钟和电路作为生成时钟。 你可以定义这些电路的输出作为生成时钟。这些定义可以让 Quartus II TimeQuest Timing Analyzer 分析这些时钟以及关联的时钟网络延时(network latency)。 使用create_generated_clock 命令定义生成时钟。 Example 6–5. create_generated_clock Command create_generated_clock [-name ] -source [-edges ] [-edge_...

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