无 沦 是 用 离 散 逻 辑 、 可 编 程 逻 辑 ， 还 是 用 全 定 制 硅 器 件 实 现 的 任 何 数 字 设 计 ， 为 了 成 功 地 操 作 ，可 靠 的 时 钟 是 非 常 关 键 的 。 设 计 不 良 的 时 钟 在 极 限 的 温 度 、 电 压 或 制 造 工 艺 的 偏 差 情 况 下 将 导 致错 误 的 行 为 ， 并 且 调 试 困 难 、 花 销 很 大 。 在 设 计 PLD/FPGA时 通 常 采 用 几 种 时 钟 类 型 。 时 钟 可 分为 如 下 四 种 类 型 ： 全 局 时 钟 、 门 控 时 钟 、 多 级 逻 辑 时 钟 和 波 动 式 时 钟 。 多 时 钟 系 统 能 够 包 括 上 述四 种 时 钟 类 型 的 任 意 组 合 。 1． 全 局 时 钟 对 于 一 个 设 计 项 目 来 说 ， 全 局 时 钟 (或 同 步 时 钟 )是 最 简 单 和 最 可 预 测 的 时 钟 。 在 PLD/FPGA设 计 中 最 好 的 时 钟 方 案 是 ：由专用 的 全 局 时 钟 输入引脚驱动 的 单 个 主时 钟 去钟 控 设 计 项 目 中 的 每一 个 触发器 。 只要可 能 就应尽量在 设 计 项 目 中 采 用 全 局 时 钟 。 PLD/FPGA都具有专门 的 全 局 时 钟引脚， 它直接连到器 件 中 的 每一 个 寄存器 。 这种 全 局 时 钟 提供器 件 中 最 短的 时 钟 到输出的 延时 。 图1 示出全 局 时 钟 的 实 例。 图1 定 时 波 形示出触发器 的 数 据输入D[1..3]应遵守建立时 间和 保持时 间的 约束条件 。 建立和 保持时 间的 数 值在 PLD数 据手册中 给出， 也可 用 软件 的 定 时 分 析器 计算出来 。 如 果在 应用 中 不 能 满足建立和 保持时 间的 要求， 则必须用 时 钟 同 步 输入信号(参看下 一章“异步 输入”)。 图1 全 局 时 钟 （最 好 的 方 法是 用 全 局 时 钟 引脚去钟 控 PLD内的 每一 个 寄存器 ，于 是 数 据只要遵守相对 时 钟 的 建立时 间tsu和 保持时 间th） 2． 门 控 时 钟 在许多应用中，整个设计项目都采用外部的全局时钟是不可能或不实际的。PLD具有乘积项逻辑阵列时钟（即时钟是由逻辑产生的），允许任意函数单独地钟控各个...
