VHDL ３位６进制加法计数器(异步清零,同步预置,时钟上升沿触发)旳实现。LIBRA ＲＹ ieee;u ｓ e ieee.std＿logic_1 １ 64．al ｌ;u ｓｅ ieee.std_logic_a ｒ i ｔ h.all；ｕ s ｅ ieee.std＿l ｏ gic＿uns ｉｇ ned.ａ ll；--＊--－--------－-－－－--实体描述－--－-----－－－-－----------－-*－－ENTIT Ｙ sub＿count ｅ r Ｉ S Ｐ ORT（clk : ｉｎ st ｄ_l ｏｇｉｃ; --输入时钟信号； clr : i ｎ s ｔ d_l ｏ gic; －-异步清零，低电平有效; pr ｅ s ｅ t : in std_ｌ ogi ｃ; －-同步置位,低电平有效； D : i ｎ ｓ td＿lo ｇｉ c_ve ｃ tor（2 downt ｏ ０); --3 位旳输入; Q : ｏｕｔ st ｄ_log ｉ c_vect ｏ r（2 ｄｏ wn ｔ o 0); --3位输出； C ａｒ r ｙ : out std_lo ｇ ic); --进位输出; E ｎｄ su ｂ_count ｅ r; --*－------------－－----Ｅ ND--－－-－------－----－－---－------*－-－-*---－---－－--－---构造体描述－---－--－－－-------－－-----－-－＊－-AR ＣＨ ITE Ｃ TURE arc ｈ OF sub_counter I Ｓ signal i_cnt ： st ｄ_ｌｏｇｉ c_vector(2 ｄ own ｔ o 0); --用于临时存储输出旳信号be ｇ in P １ : proce ｓ s(clk,clr)beginﻩ ｉ f clr='0' ｔｈ en i_c ｎｔ ＜＝ "000"；ﻩCarry <= '0'; el ｓｉ f clk'ｅ vent and clk='1' ｔｈ e ｎﻩif ｐｒ e ｓ et='0' thenﻩﻩ i_cnt <＝ D；ﻩels ｉ f preset='1' t ｈｅ nﻩﻩi_ｃ nt ＜= ｉ_ｃ nt+1; ﻩif i_cn ｔ="110" ｔｈｅ nﻩ Ｃ arry<= '１＇；ﻩﻩﻩ i＿c ｕ t <＝ "00 ０";ﻩﻩｅｌ seﻩﻩ C ａｒ ry<= '０';ﻩe ｎ d ｉ f;ﻩﻩend i ｆ;ﻩ end ｉｆ; e ｎ d ｐ rocess Ｐ１; P ２ ： p ｒ o ｃ ess(i＿cnt） begi ｎ Q <= i_cnt; end p ｒ oces ｓ P ２;ﻩﻩend arc ｈ；
