第1页共7页编号：时间：2021年x月x日书山有路勤为径，学海无涯苦作舟页码：第1页共7页適用於消費性電子產品之低功率USB2.0PHYIPLowPowerUSB2.0PHYIPforHigh-VolumeConsumerApplicationsSynopsys,Inc.GervaisFong第2页共7页第1页共7页编号：时间：2021年x月x日书山有路勤为径，学海无涯苦作舟页码：第2页共7页概觀在計算與消費性電子領域中，USB協定已成為通用標準。設計團隊現今很少會嘗試設計自有的USB智慧財產(intellectualproperty,IP)，使得此半導體IP尚不足以稱為矽商品。Synopsys導入第二代USB2.0PHYIP產品線(稱為DesignWare®USB2.0nanoPHY)，更進一步針對行動裝置與大容量消費性應用，將低功率、面積、製造成本、及系統性能進行最佳化。此產品為設計者提供了0.13微米以下製程的高差異性USBPHY核心。引言隨著USB在行動消費性裝置中逐漸普及，設計團隊在申請IP時必須考量許多關鍵標準，例如成本、系統性能(可互通性)、可靠度、以及功率。勤勉的技術評估已成為「製造vs.購買」(makeversusbuy)決策的關鍵部份，除了最簡單的IP核心外。全球消費性電子市場的競爭動力，在於降低成本以及加速設計週期。因此，整體的設計生產力和IP所有權的總成本也是必須考慮的因素。舉例來說，雖然在大部分的專案中，避免設計重製(re-spins)是一般性的目標，但可靠度的問題，以現場失敗率(fieldfailure)來看，也會對所有權的總成本產生重大的影響。製程良率則是另一個會對總成本造成顯著影響的因素。這兩個因素都直接地受USBPHY的關鍵規格參數所影響。最後，對介面IP而言相當重要的要求就是可互通性(interoperability)。可互通性的問題不僅僅是滿足「商標」認證的要求。可互通性是設計規格與操作邊際的功能，能夠進一步影響裝置良率及製造生產的經濟效益。由於可攜式裝置需要更長的操作時間，在功率規格上的要求逐漸增加，IP的低功率設計讓整體SoC功率預算(powerbudget)—能夠維持對電池供電裝置如智慧型手機、MP3隨身聽、數位相機、和隨身碟等等，是一個關鍵。在此商業與科技要求逐漸增加的架構下，Synopsys導入了第二個USB2.0PHYIP產品線，針對要求低功率、低面積、與高利潤的可攜式與高容量應用最佳化。Synopsys的USB2.0PHY產品線最新的DesignWare2.0nanoPHY是以Synopsys目前領導市場，通過180-nm、130-nm、及90-nmCMOS數位邏輯製程之認證的USB2.0PHY為基礎。由主要半導體公司、ASSP製造商、與晶圓廠所選擇，目前的USB2.0PHY產品線正大量生產，並具有高達24個以上的程序埠與配置組合。Synopsys在以原始PHY滿足嚴謹品質與產量要求上所具有的廣泛經驗，運用至針對行動與大容量消費性應用最佳化之互補性PHY產品線的開發。特別是第3页共7页第2页共7页编号：时间：2021年x月x日书山有路勤为径，学海无涯苦作舟页码：第3页共7页SynopsysDesignWareUSB2.0nanoPHY是建構於一個創新USB架構之上，此架構是為滿足低功率、成本與可互通性等關鍵需求所設計，以利用最新製程技術如90-nm與65-nm的優點。USB2.0nanoPHY針對面積、功率、及接腳數進行最佳化目前USB2.0PHYIP設計的面積範圍通常在1mm2至1.2mm2之間。依據特定的製程，最新的DesignWareUSB2.0nanoPHY突破此面積障礙達50%。舉例來說，重新設計過的PLL/DLL架構消除了複雜計時電路的需要，對整體面積的減少有了重大的貢獻。PHY就是以此方式重頭設計，數位區塊隨較小的製程幾何縮放時，整體宏觀面積可以縮小－這對混合訊號設計不一定有效。以整體性的方法(holisticapproach)來達到低功率設計，大幅減少USB2.0nanoPHY核心的功率需求。PHY的數位與類比區塊中之功率均已減少。重新設計過的DLL/PLL具有最佳化計時方法，移除了大量高頻率計時電路的需求。利用新型的傳送架構，結合最佳化接收與傳送路徑中計時方法，能夠進一步減少主動功率損耗。減少PHY功率需求達50%，不但可以延長電池壽命，也表示可以使用成本較低的電源供應器。這對可攜式、電池供電的產品來說是非常重要的一環。圖1.SynopsysUSB2.0PHY及nanoPHY功率與面積比較低功率架構還具有其它優點。減少供電電流需求，可以減少整體功率損耗並讓接腳計數最小化(減少一半)而不須犧牲任何功能。超低接腳...
