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内存的工作原理及时序介绍VIP免费

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内存的工作原理及时序介绍 第一部分:工作原理 DRAM 基本组成 内存是由DRAM(动态随机存储器)芯片组成的。DRAM 的内部结构可以说是PC 芯片中最简单的,是由许多重复的“单元”——cell 组成,每一个 cell 由一个电容和一个晶体管(一般是N 沟道 MOSFET)构成,电容可储存1bit 数据量,充放电后电荷的多少(电势高低)分别对应二进制数据 0 和 1。由于电容会有漏电现象,因此过一段时间之后电荷会丢失,导致电势不足而丢失数据,因此必须经常进行充电保持电势,这个充电的动作叫做刷新,因此动态存储器具有刷新特性,这个刷新的操作一直要持续到数据改变或者断电。而 MOSFET 则是控制电容充放电的开关。DRAM 由于结构简单,可以做到面积很小,存储容量很大。 内存地址 内存中的cell 按矩阵形排列,每一行和每一列都会有一个对应的行地址线路(正规叫法叫做w ord line)和列地址线路(正规叫法是bit line),每个具体的cell 就挂接在这样的行地址线路和列地址线路上,对应一个唯一的行号和列号,把行号和列号组合在一起,就是内存的地址。 上图是Thaiphoon Burner 的一个SPD dump,每个地址是一个字节。不过我们可以把这些数据假设成只有一个bit,当成是一个简单的内存地址表,左边竖着的是行地址,上方横着的是列地址。例如我们要找第七行、倒数第二列(地址为 7E)的数据,它就只有一个对应的值:FD。当然了,在内存的cell 中,它只能是0 或者 1。 寻址 数据要写入内存的一个cell,或者从内存中的一个cell 读取数据,首先要完成对这个cell 的寻址。寻址的过程,首先是将需要操作的cell 的对应行地址信号和列地址信号输入行/列地址缓冲器,然后先通过行解码器(Row Decoder)选择特定的行地址线路,以激活特定的行地址。每一条行地址线路会与多条列地址线路和cell 相连接,为了侦测列地址线路上微弱的激活信号,还需要一个额外的感应放大器(Sense Amplifier)放大这个信号。当行激活之后,列地址缓冲器中的列地址信号通过列解码器(Column Decoder)确定列地址,并被对应的感应放大器通过连接IO 线路,这样cell 就被激活,并可供读写操作,寻址完成。从行地址激活,到找到列地址这段时间,就是tRCD。 内存cell的基本操作 内存中的cell 可以分为3 个基本操作,数据的储存、写入与读取。为了便于理解,我不打算直接从电路控制上对cell 操作进行说明,而是希望通过模型类比来达到说明问题的目的,...

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