杭电计组实验 - 多功能 ALU 设计实验2 ————————————————————————————————作者：————————————————————————————————日期：3 杭州电子科技大学计算机学院实验报告实验项目：课程名称：计算机组成原理与系统结构课程设计姓名：学号：同组姓名：学号：实验位置（机号） ：实验日期：指导教师：实验内容（算法、程序、步骤和方法）一、实验目的（1）学习多功能ALU 的工作原理，掌握运算器的设计方法。（2）掌握运用Verilog HDL进行数据流描述与建模的技巧和方法，掌握运算器的设计方法。二、实验仪器 ISE工具软件三、步骤、方法（1）启动 Xilinx ISE 软件，选择File->New Project,输入工程名shiyan2，默认选择后，点击 Next 按钮，确认工程信息后点击Finish 按钮，创建一个完整的工程。（2）在工程管理区的任意位置右击，选择New Source 命令。弹出New Source Wizard 对话框，选择Verilog Module, 并输入 Verilog 文件名 shiyan3，点击 Next 按钮进入下一步，点击 Finish 完成创建。（3）编辑程序源代码，然后编译，综合；选择Synthesize--XST 项中的 Check Syntax 右击选择 Run 命令，并查看RTL 视图；如果编译出错，则需要修改程序代码，直至正确。（4）在工程管理区将View 类型设置成Simulation ，在任意位置右击，选择New Source 命令，选择 Verilog Test Fixture 选项 ,输入实验名shiyan3_test。点击 Next ，点击 Finish，完成。编写激励代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。（5）由于实验三并未链接实验板，所以后面的链接实验板的步骤此处没有。操作过程及结果一，操作过程实验过程和描述：module shiyan3(ALU_OP,AB_SW,OF,ZF,F); reg [31:0]A,B; input [2:0]ALU_OP; input [2:0]AB_SW; wire OF; reg ZF; reg [31:0]F; output OF; output ZF; output F; reg C32; always@(*) begin case(AB_SW) 4 3'b000: begin A=32'h0000_0000; B=32'h0000_0000; end 3'b001: begin A=32'h0000_0003; B=32'h0000_0607; end 3'b010: begin A=32'h8000_0000; B=32'h8000_0000; end 3'b011: begin A=32'h7FFF_FFFF; B=32'h7FFF_FFFF; end 3'b100: begin A=32'hFFFF_FFFF; B=32'hFFFF_FFFF; end 3'b101: begin A=32'h8000_0000; B=32'hFFFF_F...
