第 一 章1-1EDA技 术 与ASIC 设 计 和 FPGA 开 发 有 什 么 关 系
P3~4答 ： 利 用 EDA 技 术 进 行 电 子 系 统 设 计 的 最 后 目 标 是 完 成 专 用 集 成 电 路 ASIC 的 设 计 和 实 现 ； FPGA 和 CPLD 是 实 现这 一 途 径 的 主 流 器 件
FPGA 和 CPLD 通 常 也 被 称 为 可 编 程 专 用 IC， 或 可 编 程 ASIC
FPGA 和 CPLD 的 应 用 是EDA 技 术有 机 融 合 软 硬 件 电 子 设 计 技 术 、 SoC（ 片 上 系 统 ） 和ASIC 设 计 ， 以 及 对 自 动 设 计 与 自 动 实 现 最 典 型 的 诠 释
1-2与 软 件 描 述 语 言 相 比 ， VHDL有 什 么 特 点
P6答 ： 编 译 器 将 软 件 程 序 翻 译 成 基 于 某 种 特 定 CPU 的 机 器 代 码 ， 这 种 代 码 仅 限 于 这 种 CPU 而 不 能 移 植 ， 并 且 机 器代 码 不 代 表 硬 件 结 构 ， 更 不 能 改 变 CPU 的 硬 件 结 构 ， 只 能 被 动 地 为 其 特 定 的 硬 件 电 路 结 构 所 利 用
综 合 器 将 VHDL程 序 转 化 的 目 标 是 底 层 的 电 路 结 构 网 表 文 件 ， 这 种 满 足 VHDL 设 计 程 序 功 能 描 述 的 电 路 结 构 ， 不 依 赖 于 任何特 定 硬件 环境； 具有 相 对 独立性
综 合 器 在将 VHDL(硬 件 描 述 语 言 )表 达的 电 路 功 能 转 化 成 具体的 电 路 结 构 网 表 过程 中，具有 明显的 能 动 性和 创造性， 它不 是 机 械的 一 一 对 应 式的 “翻 译 ”，
