EDA技术实用教程课后答案潘松,黄继业

3-3 给出一个4 选1 多路选择器的VHDL 描述。选通控制端有四个输入：S0、S1、S2、S3。当且仅当 S0=0 时:Y=A；S1=0 时:Y=B；S2=0 时:Y=C；S3=0 时:Y=D。 --解：4 选1 多路选择器VHDL 程序设计。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mu x 41a IS PORT( A,B,C,D : IN STD_LOGIC; S0,S1,S2,S3 : IN STD_LOGIC; Y : OUT STD_LOGIC); END ENTITY mu x 41a; ARCHITECTURE one OF mu x 41a IS SIGNAL S0_3 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN S0_3<=S0&S1&S2&S3; y <=A WHEN S0_3="0111" ELSE B WHEN S0_3="1011" ELSE C WHEN S0_3="1101" ELSE D WHEN S0_3="1110" ELSE 'Z'; END ARCHITECTURE one; 3-4 给出1 位全减器的VHDL 描述；最终实现 8 位全减器。要求: 1)首先设计 1 位半减器,然后用例化语句将它们连接起来,图 4-20 中 h_su ber 是半减器,diff 是输出差(diff=x -y ),s_ou t 是借位输出(s_ou t=1,x x in,y =>y in, diff=>a, s_ou t=>b); u 2: h_su ber PORT MAP(x =>a, y =>su b_in, diff=>diff_ou t,s_ou t=>c); su b_ou t <= c OR b; END ...