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FPGA数字钟

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数字钟设计 一、实验目的: 通 过 设 计 实 例 , 深 入 理 解 自 顶 向 下 设 计 方 法 , 系 统 设 计 规 范 、 系 统 设 计 、 模块 设 计 和 系 统 仿 真 与 实 现 各 阶 段 的 设 计 内 容 , 初 步 掌 握 规 范 的 数 字 系 统 设 计 方 法并 实 践 。 二、实验要求: 1、 系 统 概 述 : 设 计 一 个 用 LED 7 段 显 示 器 显 示 的 24 小 时 制 数 字 钟 。 2、 系 统 目 标 : ( 1) 用 8 个 LED 显 示 时 间 , 如 9 点 25 分 10 秒 显 示 为 , 09- 25- 10。 ( 2) 设 置 2 个 按 键 , 按 键 SET 用 于 工 作 模 式 选 择 , 按 键 UP 用 于 设 置 数 值 。( 可 选 ) ( 3) 按 SET 键 循 环 设 置 工 作 模 式 为 : 正 常 显 示 - >时 设 置 - >分 设 置 - >秒 设 置 。 在 设 置 工 作 模 式 时 , 被 设 置 相 应 数 字 按 1 秒 速 率 闪 烁 , 其 它 数 字 不 变 。 ( 4) 在 设 置 工 作 模 式 时 , 按 UP 键 一 次 , 被 设 置 相 应 数 字 增 加 1, 加 到 最 大值 后 再 加 返 回 0, 如 小 时 加 到 23 后 再 加 就 返 回 0, 分 和 秒 加 到 59 后 再 加 返 回 0 。 3、 系 统 设 计 依 据 : 外 部 输 入 时 钟 为40MHZ, 通 过 分 频 产 生 秒 脉 冲 信 号 , 用 模60 计 数 器 对 其 计数 产 生 分 脉 冲 信 号 , 对 分 脉 冲 用 模60 计 数 器 对 其 计 数 产 生 时 脉 冲 信 号 , 再 用 模24 计 数 器 对 时 脉 冲 计 数 , 即 可 实 现 一 天 24 小 时 的 时 间 信 号 , 通 过 7 段 LED 数 码管 显 示 出 来 则 为 基 本 数 字 钟 ,校时 电路通 过 两个 外 部 异步 按 键 对 “时 ”、 “分 ”、“秒 ”显 示 数 字 进行校对 调整。 4、 系 统 实 现 要求: 要求用Mars-EP1C3-EDA 实 验平台。 芯片与 封装选 择 : 本 设 计 用EP1C3T FPGA 实 现 , 144 脚封装, 输 入 输 出 为 LVTTL 电平。 5、 系 统 验证及...

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