1/1.I/O, ASDO: 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下，这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的 ASDI 脚（第 5 脚）。 2/2.I/O,nCSO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下，这个脚是CII 用来给外面的串行配置芯片发送的使能脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效。这个脚是低电平有效的。直接接到配置芯片的/CS 脚（第 1 脚）。 3/3.I/O,CRC_ERROR 当错误检测 CRC 电路被选用时，这个脚就被作为 CRC_ERROR 脚，如果不用默认就用来做 I/O。但要注意，这个脚是不支持漏极开路和反向的。当它作为CRC_ERROR 时，高电平输出则表示出现了 CRC 校验错误（在配置 SRAM 各个比特时出现了错误）。CRC 电路的支持可以在setting 中加上。这个脚一般与 nCONFIG 脚配合起来用。即如果配置过程出错，重新配置. 4/4.I/O,CLKUSR 当在软件中打开 Enable User-supplled start-up clock(CLKUSR)选项后，这个脚就只可以作为用户提供的初始化时钟输入脚。在所有配置数据都已经被接收后，CONF_DONE 脚会变成高电平，CII 器件还需要 299 个时钟周期来初始化寄存器，I/O 等等状态，FPGA 有两种方式，一种是用内部的晶振（10MHz），另一种就是从 CLKUSR 接进来的时钟（最大不能超过 100MHz）。有这个功能，可以延缓 FPGA 开始工作的时间，可以在需要和其它器件进行同步的特殊应用中用到 7/13.I/O,VREF 用来给某些差分标准提供一个参考电平。没有用到的话，可以当成 I/O 来用。 14/20. DATA0 专用输入脚。在AS 模式下，配置的过程是：CII 将 nCSO 置低电平，配置芯片被使能。CII 然后通过 DCLK 和ASDO 配合操作，发送操作的命令，以及读的地址给配置芯片。配置芯片然后通过 DATA 脚给 CII 发送数据。DATA 脚就接到 CII 的 DATA0 脚上。CII 接收完所有的配置数据后，就会释放CONF_DONE 脚（即不强制使 CONF_DONE 脚为低电平），CONF_DONE 脚是漏极开路（Open-Drain）的。这时候，因为 CONF_DONE 在外部会接一个10K 的电阻，所以它会变成高电平。同时，CII 就停止 DCLK 信号。在CONF_DONE 变成高电平以后（这时它又相...
