FPGA 面试题 相关搜索: FPGA, 面试 1：什么是同步逻辑和异步逻辑
（汉王） 同步逻辑是时钟之间有固定的因果关系
异步逻辑是各时钟之间没有固定的因果关系
答案应该与上面问题一致 〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起
2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步
3：时序设计的实质： 电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立/保持时间的而要求
4：建立时间与保持时间的概念
建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间
不考虑时钟的skew，D2的建立时间不能大于（时钟周期 T - D1数据最迟到达时间T1max+T2max）；保持时间不能大于（D1数据最快到达时间T1min+T2min）；否则 D2的数据将进入亚稳态并向后级电路传播 5：为什么触发器要满足建立时间和保持时间
因 为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1
