何谓静态时序分析（Static Timing Analysis，简称 STA） 何谓静态时序分析（Static Timing Analysis，简称 STA）？ 它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。 下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在 FPGA内部经过一些逻辑延时和路径延时。我们的系统要求这个信号在FPGA内部的延时不能超过 15ns，而开发工具在执行过程中找到了如图 4.1所示的一些可能的布局布线方式。那么，怎样的布局布线能够达到我们的要求呢？仔细分析一番，发现所有路径的延时可能为 14ns、14ns、16ns、17ns、18ns，有两条路径能够满足要求，布局布线就会选择满足要求的两条路径之一。 1.静态时序分析模型 因此，有些说法是错误的，不分什么情况就说时序不收敛，其实在不加约束的情况下谈时序约束是没有意义的。 附加约束的基本作用 1.提高设计的工作频率 对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 2.获得正确的时序分析报告 几乎所有的 FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析报告。 3.指定 FPGA/CPLD引脚位置与电气标准 FPGA/CPLD的可编程特性使电路板设计加工和 FPGA/CPLD设计可以同时进行，而不必等 FPGA/CPLD引脚位置完全确定，从而节省了系统开发时间。这样，电路板加工完成后，设计者要根据电路板的走线对 FPGA/CPLD加上引脚位置约束，使 FPGA/CPLD与电路板正确连接。另外通过约束还可以指定 IO引脚所支持的接口标准和其他电气特性。为了满足日新月异的通信发展，Xilinx新型FPGA/CPLD可以通过IO引脚约束设置支持诸如AGP、BLVDS、CTT、GTL、GTLP、HSTL、LDT、LVCMOS、LVDCI、LVDS、LVPECL、LVDSEXT、LVTTL、PCI、PCIX、SSTL、ULVDS等丰富的 IO接口标准。另外通过区域约束还能在 FPGA上规划各个模块的实现区域，通过物理布局布线约束，完成模块化设计等。 静态时序分析中使用的各个模型分析 1...
