毕业论文同步复接器/分接器的 FPGA 设计与实现一. 复接器的设计本设计采纳了将复接器通过软件来实现，尽可能用软件来实现更多的硬件电路[18~19]。在FPGA设计中采纳了分层设计，顶层为整个系统的原理框图(见图1)，框图中包含了构成同步数字复接器的主要模块，然后按各模块的功能分别进行设计[20]。图 1 四路同步复接器的 VHDL 建模框图图 1 的四路同步复接器框图由分频器、码控制器、时序产生器、码产生器、输出电路等模块组成[21~22]。分频器模块的作用是用来产生一个 256KHZ 的时钟信号，时钟分频器内码控制器内码产生器内码产生器内码产生器内码产生器输出电路时序发生器码控制器模块的作用是通过三个地址控制端来控制码发生器的码字依次输出，时序发生器模块的作用是产生四路时序来控制四路信号的输出，码产生器模块的作用是将八路并行输入码通过串行输出，输出电路模块的作用是用一个三态门来控制四路信号分时输出，从而实现复接功能。复接器的 VHDL 设计根据所划分的几大模块分别用 VHDL 语言去描述，最后用元件调用语句和例化语句将它们连接起来。1. 分频器 分频器实际是一个计数器，在本设计中，其作用是将由晶体震荡电路产生的4096KHZ 的方波信号进行分频，其 16 分频(即 256KHZ 时钟)输出端作为码控制器的控制输入端。其建模流程图如图 2 所示。图 216 分频计数器流程图分频器的 VHDL 描述程序如下：library ieee;时钟 CLK 输入开始计数=15计数器计数计数器清零use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count16 isport(clk: in std_logic;d,c,b,a: out std_logic);end count16;architecture rtl of count16 is signal count_4:std_logic_vector(3 downto 0);begin process(clk)beginif(clk'event and clk='1') thenif(count_4="1111") then count_4<="0000"; else count_4<=count_4+1;end if;end if;end process;d<=count_4(0);c<=count_4(1);b<=count_4(2);a<=count_4(3);end rtl;上述程序在 Max+plus II 时序仿真波形如图 3 所示。图 3 分频器的时序仿真波形图 3 中，a 表示 16 分频输出，b 表示 8 分频输出，c 表示 4 分频输出，d 表示2 分频输出。由图中可以看出，实际仿真波形图与理论预期一致。2. 码控制器码控制器，实际也是一个分频器，一个输出端口输出三位并行信号作为码产生器的地址控制端，另一输出端作为时...
