半导体器件中的 low-k 技术(5 页)Good is good, but better carries it.精益求精，善益求善。 半导体集成电路中的 low-k 技术摘要：随着芯片集成度的不断提高，RC 时延、串扰噪声和功耗等越来越成为严重的问题。low-k(低介电常数)技术在这样的背景下产生并逐渐应用到集成电路工艺中。low-k 材料代替 SiO2能够进一步提高芯片的速度，但在 low-k 材料带来巨大技术优势的同时，也带来了一些技术性难题。讨论新型 low-k 材料并提升其相应的性能，将极大的促进集成电路的进展。关键词: 集成电路 low-k 技术 低介电常数 多孔材料1 前言 随着超大规模集成电路 (Very Large Scale Integration,VLSI) 的高速进展，芯片的集成度不断提高，特征尺寸不断减小。金属互连的多层布线导致金属导线的电阻、线间电容和层间电容增大，从而使 RC 延迟时间、串扰噪声和功耗等增加，这些问题成为集成电路进一步进展的制约因素[1,2]。为了解决上述问题，提高芯片的速度，一方面用采纳 Cu 金属互连线代替 Al 金属，减少电阻(Cu 电阻率为1.75 ×10-8Ω·m ， Al 电 阻 率 2.83 ×10-8Ω·m)。另一方面用 low-k 电介质(k<3)代替 SiO2(k=3.9~4.2)，降低金属互连层间绝缘层的介电常数k[3,4] 。 90 nm 工 艺 要 求 k = 3.0 ～2.9；65 nm 工艺要求 k = 2.8～2.7；45 nm 工艺要求 k = 2.6～2.5[3]；32nm 及以下工艺要求 k 值在 2.4 之下[5]。因此，low-k 技术已经成为集成电路领域的重点讨论内容之一。2 low-k 技术的优势 图 1 分布电容示意图 low-k 技术就是就是寻找介电常数(k)较小的材料作为芯片内部电路层之间的绝缘介质 ILD(Inter Layer Dielectrics，层间电介质)，防止各层电路的相互干扰，以提升芯片的稳定性和工作频率。集成电路的速度由晶体管的栅延时和信号的传播延时共同决定，使用 high-k 材料可以有效地降低栅延时。RC 时延由金属导线的电阻 R 和内部电介质形成的电容 C 决定[6]。由于 ILD 的存在，导线之间就不可避开的存在分布电容。在集成电路内，RC 时延决定于电阻 R 与电容 C 的乘积值，其值越小，速度越快。R 值由材料的性质决定，因此降低电容值就可改善线路的传输速度。电容值与与 ILD 的介电常数 K 相关，K 值越小，电容值越小。所以，low-k 技术的实质就是寻找 k 值尽量小的材料以降低R ×C 的值，减小延迟，进而提升芯片速度。在另一方...
