第32讲 时序逻辑电路VIP免费

第32讲第14章时序逻辑电路14.1触发器R-S触发器D触发器14.2寄存器第14章时序逻辑电路14.1触发器14.1.1R-S触发器&&RDSDQQRD—RESET直接复位端SD—SET直接置位端Q,Q输出端1.基本的R-S触发器组成：用2个与非门(或或非门)构成R-S触发器真值表RDSDQQ0101(复位)1010(置位)11保持原状00不确定&&RDSDQQ011100RD=0同时SD=1时,Q=0。故RD称为复位端,或称为清0端R-S触发器真值表&&RDSDQQ011100RDSDQQ0101(复位)1010(置位)11保持原状00不确定SD=0同时RD=1时,Q=1。故SD称为置位端,或称为置1端&&RDSDQQR-S触发器真值表RDSDQQ0101(复位)1010(置位)11保持原状00不确定指R、S从01或10变成11时,输出端状态不变111100&&RDSDQQR-S触发器真值表RDSDQQ0101(复位)1010(置位)11保持原状00不确定指RD、SD同时从00变成11时,输出端状态不定001111R-S触发器真值表RDSDQQ0101(复位)1010(置位)11保持原状00不确定指RD、SD同时从00变成11时,输出端状态不定&&RDSDQQ00111111&&RDSDQQ001111110000即Q、Q也可能是01,也可能是10设计电路时此种情况应避免R-S触发器特点:(1)具有两个稳态(Q=0,Q=1或Q=1,Q=0),称为双稳态触发器.(2)可触发使之翻转(使RD、SD之一为0时可翻转).(3)具有记忆功能(RD、SD都为1时，保持原来状态).R-S触发器应用举例:单脉冲发生器&&RDSDQQ+5V+5V4.7k4.7kKR-S触发器应用举例:单脉冲发生器&&RDSDQQ+5V+5V4.7k4.7kKR-S触发器应用举例:单脉冲发生器&&RDSDQQ+5V+5V4.7k4.7kKQQt正脉冲负脉冲2.时钟控制电平触发的R-S触发器触发器功能表&&RDSDQQ&&RSCPCP:时钟脉冲(ClockPulse)R、S控制端CPRSQn+1说明100Qn保持1011置11100清0111不定避免0Qn保持时钟控制电平触发的R-S触发器(续)时钟控制—只有CP=1时,输出端状态才能改变电平触发—在CP=1时,控制端R、S的电平(1或0)发生变化时,输出端状态才改变CPRSQn+1说明100Qn保持1011置11100清0111不定避免0Qn保持用途:D触发器和J-K触发器的内部电路14.1.2D触发器1.时钟控制电平触发的D触发器CPRSQn+1说明100Qn保持1011置11100清0111不定避免0Qn保持1D&&RDSDQQ&&RSCP其他两种情况不会出现时钟控制电平触发的D触发器功能表CPDQn+11001110QnCP=1时,Qn+1=DCP=0时,保持原状1DCP&&RDSDQQ&&D触发器具有数据记忆功能时钟控制电平触发的D触发器1DCP&&RDSDQQ&&RDSD符号RDSDDCPQQ2.维持阻塞型D触发器&&RDSDQQ&&&&DCP符号RDSDDCPQQ维持阻塞型D触发器的引脚功能符号RD直接清0端(复位端)R=0,S=1时,Q=0SD直接置1端(置位端)R=1,S=0时,Q=1小圈表示低电平有效D数据输入端CP时钟脉冲Q、Q输出端，Q的小圈表示是反相输出端,即Q总是与Q相反RDSDDCPQQ维持阻塞型D触发器的引脚功能(续)功能表CPQn+1D触发方式:边沿触发(时钟上升沿触发)功能表说明：在CP上升沿时，Q等于D；在CP高电平、低电平和下降沿时，Q保持不变RDSDDCPQQ时钟下降沿触发的维持阻塞型D触发器RDSDDCPQQ功能表CPQn+1D功能表说明：在CP下降沿时，Q等于D；在CP高电平、低电平和上升沿时，Q保持不变3.集成D触发器介绍(1)集成双D触发器74LS74RDSDDCPQQRDSDDCPQQVcc(+5V)GND(地)D触发器应用举例:用D触发器将一个时钟进行2分频.DCPQQCPCPQQ01RD、SD不用时,甩空或通过4.7k的电阻吊高电平频率FQ=FCP/2D触发器功能CP时，Q=D用2个2分频器级联组成一个4分频器DCPQQDCPQQCP1Q2QF2Q=F1Q/2=FCP/4(2)集成4D触发器74LS175特点:一个集成电路中有4个D触发器,时钟CP公共,清0端RD公共RDQQRDQQRDQQRDQQCP1D2D3D4DRD2Q1Q3Q4Q1Q2Q3Q4QVcc(+5V)GND集成4D触发器74LS175的应用举例—抢答电路1Q1Q2Q2Q3Q3Q4Q4QVccGND1D2D3D4DCPR5004+5V111&&1+5V4.7k风鸣器CP1kHz主持人清0甲乙丙丁74LS175参赛人抢答按键1(3)集成8D触发器内部有8个D触发器Q输出R公共CP公共QDRQDR内部有8个D触发器CP1D8DRDGNDVcc1Q2D3D4D5D6D7D2Q3Q4Q5Q6Q7Q8Q课堂练习题目:时钟CP及输入信号D的波形如图所示,试画出各触发器输出端Q的波形,设各输出端Q的初始状态=0.DQDCPQ1Q2DQDCPDQDCPQ1课堂练习(续)CPDQ1课堂练习(续)Q2DQDCPCPDQ114.2寄存器14.2.1数码寄存器(并行寄存器)DCP一个D触发器组成1位的数码寄存器CP上升沿,Q=DCP高电平、低电平、下降...