SoC 测试的概念及实例详解 本文主要介绍了一个具有可测性设计和可制造性设计的新型单片系统，该系统由硬盘控制器(HDC)、16 位微控制器、微控制器使用的程序和数据 SRAM 以及用8M 位 DRAM 实现的片上缓存组成，再加上时钟综合 PLL、带外部旁路晶体管的稳压器使用的片上控制电路组成一个完整的系统。该器件采用的是 0.18μm的铜工艺，与前几代技术相比增加了性能、降低了功耗。另外，DRAM 也采用了深亚微米技术，因此在一个器件中可以包含进一个完整的系统缓存 (1MB)以及自动刷新逻辑，而且使用的硅片面积还比以前小。 本文还讨论了DFT 和DFM 所采取的对策，包括为了实现更快的良品率学习曲线而采用面向分析工具的设计、为减少测试成本而采取的并行测试方法。DFT 和分析存取是通过 IEEE 1149.1 的JTAG 控制器实现的。除了专门的存储器测试和ATPG 扫描外，JTAG 控制器还能为组成完整 SoC 的各个不同单元提供各种测试模式配置。所采用的设计对策决不是只有唯一一种可能性。由于存储器在器件中占了45%的硅片面积和86%的晶体管数量，因此需要对存储器加以重点关注。存储器测试是重点考虑和努力开发的对象。 图 1：扫描模式配置。 SRAM 有两种测试方法，具体取决于 SRAM 在系统中的用途：CPU 存储器(代码和数据)是通过微控制器进行测试的，需要特殊硬件配置和测试模式的支持；与 HDC 相关的 SRAM 采用存储器 BIST 电路进行测试。DRAM 则通过 BIST 控制器进行测试，而 DRAM BIST 自身利用扫描和 ATPG 进行测试。大多数数字逻辑是完全综合过的，而所有数字逻辑都要经过 ATPG 扫描测试。另外，象PLL 和稳压器控制等模拟电路则采用特殊编制的程序在特殊测试模式下进行测试。本文首先介绍系统级芯片本身，包括 SRAM 和嵌入式 DRAM，然后简要讨论用于指导 DFT 和 DFM 开发工作的分析与生产测试对象，最后阐述了 SoC 中采取的分析和生产测试对策。 系统级芯片概要 为了有助于了解生产测试与分析所采取的对策，首先让我们看一下 SoC的一些细节，当然本文提到的所有性能都需要进行测试。这款SoC 的主要系统组件有：16 位微控制器、ASIC 逻辑(硬盘控制器或 HDC)、微控制器使用的 SRAM、片上缓冲 DRAM、时钟综合 PLL、硅工艺-电压-温度(PVT)传感器以及带外部旁路晶体管的稳压器用的片上控制电路。 1.微控制器 这款SoC 中的微控制器是 C173 系列处理器的衍生产品，是专门为控制应用设计的 1...
