宽频带数字锁相环的设计及基于FPGA的实现 引言 数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。在基于FPGA的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。一般同步串行口通信方式的同步串行口之间的数据传输除了数据线外还必须有专门的同步时钟线，这种连接方式不但需要增加一条线路，同步性能受环境的影响还较大。利用数字锁相环可以从串行位流数据中恢复出接收位同步时钟。这样，串行口之间只用一根数据线就可以接收同步串行数据，简化了串行口的接口关系。本文介绍基于FPGA数字锁相环恢复串行数据位同步时钟的设计与实现及提高数字锁相环性能的措施。 DPLL结构及工作原理 全数字锁相环路(DPLL)的基本结构如图1所示。主要由鉴相器DPD、数字环路滤波器DLF、脉冲加减电路(数控振荡器 DCO)和分频器(可控变模 N)四部分构成。脉冲加减电路的时钟分别为 2Nfc,fc为环路中心频率。DPLL是一种相位反馈控制系统。它根据输入信号 fin与本地恢复时钟 fout之间的相位误差(超前还是滞后)信号送入数字环路滤波器 DLF 中对相位误差信号进行平滑滤波，并生成控制 DCO 动作的控制信号 DCS，DCO 根据控制信号给出的指令，调节内部高速振荡器的震荡频率，通过连续不断的反馈调节，使其输出时钟 fout的相位跟踪输入数据 fin的相位。 图 1 全数字锁相环基本结构 环路模块具体功能及其电路实现 数字鉴相器的设计 常用的鉴相器有两种，异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。与一般 DPLL的DPD设计不同，位同步 DPLL的DPD需要排除位流数据输入连续几位码值保持不变的不利影响。本文采用改进型异或门鉴相器，它输出一个表示本地恢复时钟超前或滞后于输入信号的相位误差。如果本地恢复时钟超前于输入信号，则超前/滞后脉冲 UD输出为高电平，反之 UD输出为低电平，如图 2所示。 图2 改进型异或门鉴相器的原理图及工作波形图 可见，在输出信号Fout为超前、滞后和同步于 Fin时，PE脉冲的前沿距离 Fin的上升沿相位是不等的。 数字环路滤波器的设计 数字环路滤波器(DLF)作用是消除鉴相器输出的相位差信号PE中的高频成分，保证环路...
