Synopsys工具简介VIP免费

1 Sy nopsy s 工具简介 LEDA LEDA 是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL 和Verilog 描述、或者两者混合描述进行检查，加速 SoC 的设计流程。LEDA 预先将 IEEE 可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力。 VCSTM VCS 是编译型 Verilog 模拟器，它完全支持 OVI 标准的Verilog HDL 语言、PLI 和SDF。VCS 具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC 设计，而其模拟精度也完全满足深亚微米 ASIC Sign-Off 的要求。VCS 结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL 到 Sign-Off 等各个阶段。VCS 已经将 Cov erMeter 中所有的覆盖率测试功能集成，并提供 VeraLite、Cy cleC等智能验证方法。VCS 和Scirocco 也支持混合语言仿真。VCS 和Scirocco 都集成了 Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。 SciroccoTM Scirocco 是迄今为止性能最好的VHDL 模拟器，并且是市场上唯一为 SoC 验证度身定制的模拟工具。它与 VCS 一样采用了革命性的模拟技术，即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技术结合起来。Scirocco 的高度优化的VHDL 编译器能产生有效减少所需内存，大大加快了验证的速度，并能够在一台工作站上模拟千万门级电路。这一性能对要进行整个系统验证的设计者来说非常重要。 Vera Vera 验证系统满足了验证的需要，允许高效、智能、高层次的功能验证。Vera 验证系统已被 Su n、NEC、Cisco 等公司广泛使用以验证其实际的产品，从单片ASIC 到多片ASIC组成的计算机和网络系统，从定制、半定制电路到高复杂度的微处理器。Vera 验证系统的基本思想是产生灵活的并能自我检查的测试向量，然后将其结合到 test-bench 中以尽可能充分测试所设计的电路。Vera 验证系统适用于功能验证的各个层次，它具有以下特点：与设计环境的紧密集成、启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。 Phy sical Compiler Phy sical Compiler 解决 0.18 微米以下工艺技术的IC 设计环境，是Sy nopsy s 物理综合流程的最基本的模块，它将综合、布局、布线集成于一体，让 RTL 设计者可以在最短的时间内得到性能最高的电路。通过集成综合算法、布局算法和布线算法。在 RTL 到 GDS II 的设计流程中，Phy...