Xilinx 公司FPGA 设计技术问答精选 问：我在ISE4.1 中，用fpga express verilog 编译的某些文件，用modelsimxe 只能前仿，不能后仿，不知5.1i 是否有改进? 答： 4.1i 支持用Modelsim XE 实现行为级仿真和时间仿真，5.1I 也同样。请用热线（china_support xilinx.com）打开一个例子并在4.1i/Modelsim XE运行时间仿真以解决你的问题。 问：和5.1 结合比较好的验证工具除了Modelsim 外，PC 机上可运行的有什么？ 答：所有能接受Verilog/VHDL 文件的仿真器都能使用。但我们推荐使用Modelsim 仿真器，因为Modelsim 把ISE 输出的.doc 文件用做脚本，此外，Modelsim XE 专为Xilinx 器件提供了预编译的库。 问：ISE 在综合的时候，把很多中间信号、特别是组合逻信号都综合掉了(或改名了)，这样在后仿的时候造成了很大的不便，请问如何避免这一问题？ 答：可以使用Keep Hierachy 选项并且在你的综合工具以及我们的布局布线工具里保持网络名选项，这样就可以在你的设计里看见和你以前的同样的网络名。要获得更多的帮助，可以同你的FAE 或者在网上发EMAIL 给 china_support xilinx.com。 问：Data2BRAM 可以简化哪些工序？ 答：Data2BRAM 提供了一种简便的方法用以修改BlockRAM 的内容而不需要预编译你的整个设计。Data2BRAM 的创建可以方便地把 CPU 软件镜象同FPGA 的位数据流相结合并且可以从 BlockRAM 的内部地址空间执行软件。当你用Xilinx 的Microblaze 的软 CPU 核或 VirtexIIPro 的内嵌 PowerPC 核进行设计时这一点尤其有用。 问：毛刺有何比较好的消除方法。实现加法，利用ieee.std_logic_signed.all中的'+'，a<；=b+c；是否是最佳方案。还是需要另外自己编加的程序。流水线如何实现？ 答：在组合逻辑电路的设计中毛刺主要来源于多个输入信号的同时变化，同步设计中毛刺的最大影响是你的时钟信号上有毛刺。为了避免这种现象，通常的做法就是使用带时钟使能的FF 以去除任何的门时钟设计。 问：请问用ISE5.1i,在设计中要注意的主要的问题是什么?如何更好地发挥系统的优势？ 答：下面是一些通常需要注意的规则：总是使用同步设计；不要使用门时钟；总是使用全局时钟缓冲来路由时钟信号；在 RTL（寄存器传输级）写可综合的HDL 代码。避免使用抽象的行为级模型；总是使用时间约束以保证性能。 问：ISE 5.1i 是否可以使用 MATLAB6.5 来做仿真？ 答：我假定你正在从事 DSP 的设计...
