硬件工程师笔试题

下载后可任意编辑硬件工程师笔试题下载后可任意编辑1、 同步电路和异步电路的区别是什么？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特别的“开始”和“完成”信号使之同步。异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性可组合和可复用性 整个设计中只有一个全局时钟成为同步逻辑。只有时钟脉冲同时到达各记忆元件的时钟端，才能发生预期改变。󰀀多时钟系统逻辑设计成为异步逻辑。电路状态改变由输入信号引起同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。2、 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？ 线与逻辑是两个输出信号相连能够实现与的功能。在硬件上，要用 oc 门来实现，由于不用 oc 门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。下载后可任意编辑3、 什么是 Setup 和 Hold up 时间？ 建 立 时 间 (Setup Time) 和 保 持 时 间 （ Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变 边 沿 后 数 据 信 号 需 要 保 持 不 变 的 时 间（Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求）5、什么是竞争与冒险现象？怎样推断？如何消除？ 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致 叫竞争。因此产生的干扰脉冲毛刺叫冒险。假如布尔式中有相反的信号则可能产生竞争和冒险现象。解决 方法：一是添加布尔式的消去项，二是在芯片外部加电容。 6、你知道那些常见逻辑电平？TTL 与 COMS 电平能够直接互连吗？ 常见逻辑电平：12V，5V，3.3V；TTL 和 CMOS 不能够直接互连，由于 TTL 是在 0.3-3.6V 之间，而 CMOS 则是有在 12V 的有在 5V 的。CMOS 输出接到 TTL 是能够直接互连。TTL 接到 CMOS 需要在输出端口加一上拉电阻接到 5V 或者 12V。 下载后可任意编辑TTL 集成电路的主要型式为晶体管－晶体管逻辑门（transistor-transistor logic gate），TTL 大部分都采纳 5V 电源。 1.输出高电平 Uoh 和输出低电平 Uol Uoh≥2.4V,Uol≤0.4V 2.输入高电平和输入低电...