用 Verilog 语言实现 3 分频电路 众所周知，分频器是 FPGA 设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如 altera 的 PLL，Xilinx 的 DLL
来进行时钟的分频，倍频以及相移
但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的
另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度
因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度
下面讲讲对各种分频系数进行分频的方法： 第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的
如进行 N 倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0 计数到 N/2-1 时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数
以此循环下去
这种方法可以实现任意的偶数分频
第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法： 首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到 1 时，输出时钟进行翻转，计数到 2 时再次进行翻转
即是在计数值在邻近的 1 和 2 进行了两次翻转
这样实现的三分频占空比为1/3 或者 2/3
如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟
这种方法可以实现任意的奇数分频
归类为一般的方法为：对于实现占
