威盛logic design engineer 考题 1。一个二路选择器，构成一个4 路选择器，满足真值表要求、 2。已知 A,B,C 三个信号的波形，构造一个逻辑结构，使得从 AB 可以得到 C，并且说明如何避免毛刺 3。一段英文对信号波形的描述，理解后画出波形，并采用 verilog 实现。 4。169.6875 转化成2 进制和 16 进制 5。阐述中断的概念，有多少种中断，为什么要有中断，举例 6。这道比较搞，iq 题，5 名车手开 5 种颜色的车跑出了 5 个耗油量（milespergallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序 ft 致死，看了一堆 FSM 和数字电路没啥用，结果基本的冬冬把自己搞死了。 不过 mixedsignal 里的数字部分到是很全的考察了数字的冬冬（转） 几道威盛电子的 FPGA 工程师试题 7、解释 setup 和 hold time violation,画图说明,并说明解决办法. 17、给出某个一般时序电路的图,有 Tsetup,Tdelay,Tck->q,还有 clock 的 delay,写出决定最大时钟的因素,同时给出表达式. 18、说说静态、动态时序模拟的优缺点. 19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing 22、卡诺图写出逻辑表达使. 23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和 28Please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input has faster response for output rising edge.(less delaytime). 30、画出 CMOS 的图,画出 tow-to-one mux gate. 45、用逻辑们画出 D 触发器46、画出 DFF 的结构图,用 verilog 实现之. 68、一个状态机的题目用 verilog 实现 73、画出可以检测 10010 串的状态图,并 verilog 实现之. 80、Please draw schematic of a common SRAM cell with 6 transistors,point outwhich nodes can store data and which node is word line control? (威盛笔试 circuit design)（转） VIA 数字 IC 笔试试题 1。解释 setup 和 hold time violation，画图说明，并说明解决办法。 2。说说静态、动态时序模拟的优缺点。 3。用一种编程语言写 n!的算法。 4。画出 CMOS 的图，画出 tow-to-one mux gate。 5。说出你的最大弱点及改进方法。 6。说出你的理想。说出你想达到的目标。 考的都与 CMOS 有关，不少就是数电开头关于 CMOS ...
