cadence约束规则设计

1， 添加库：setu p/u ser preferences/paths/libraby 里面修改padpath 和psmpath。如图 2，线宽约束 默认线宽DEFUALT：8mil，过孔选择：VIA100-50-120 电源线宽：20mil Setu p/constraints/phy sical/all lay ers option/create/phy sical cset/LW_20MIL。 把电源网络，地线，晶振管脚设置成 LW_20MIL 在 net/all lay ers 下，将 VCC12N,VCC12P,VCC1V2,VCC3V3，VCC5V,GND,GND1V2，CYVDD,OSC_POWER 设置成 LW_20MIL LW_12MIL 的线宽同上。过孔为 VIA60-35-95，将 CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN 设置成 LW_12MIL 3，线间距约束 在spacing constraints set/all lay ers下创建Space_12mil 和space_20mil 属性。option/create/spacing cset/space_12MIL 和space_20mil。 在net/all lay ers 下 将 CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN 设置成 SPACE_12MIL。 将 OSC_CLK,REFIN,REF_OUT, REF2_OUT, REF4_OUT 设置为 SPACE_20MIL。 4，Xnet 设置 Analyze/SI EMIsim/model browser,点击library mgmt 点击 set search path 后出现对话框，点击add directory,把minisystem 中的sigxp.run 加进来。然后选中选中加进来的路径，点击check lib。 下一步，Analyze/SI EMIsim/model assignment，对的模型进行修改。点击find model, 选中RARRAY33，点击assign。点击OK，Xnet 设置完成。 5，设置总线 将EA2~EA20 设置为ADDR_BUS，将ED0~ED31 设置为DATA_BUS。 （选中后右击，create/bus 就可以了） 6，T 型拓扑 在约束管理器中的 electrical/net/routing/wiring 中，选中 EA2，右击点 sigXplorer。在sigXplorer 界面中画出拓扑结构。 然后 set/constraints 中的 wiring 里 然后set/constraints 中的w iring 里设置如下 然后选set/optional pins，点击U8，右击END，将U8 设置为可选器件。 最后点file/update constraint manager. 在Electrical constraints set 里把约束名字改为ECSET_ADDR.回来，选中EA3~EA20 右击，constraint set references，在对话框里选中ECSET_ADDR 数据总线T 型拓扑同上。 7，线长约束 在Electrical constraints set 里，右击地址总线，打开 sigxplorer。 然后set/constraints 中的 prop delay 里设置如下： 点击ADD。然后 OK。然后 file/u pdate constraint manager. 在 net/ru ting/min/max prop delay s 里可以看到设置后效果。 数据线设置同上。Min delay 2000mil max delay ：3000mil 8，相对延迟 在Electrical constraints set 里，右击地址总线，打开sigx plorer。 然后 set/constraints 中的 rel prop delay 里设置如下：