下载后可任意编辑实 验 报 告课程名称： EDA 技术有用教程 指导老师： 学生姓名： 学 号： 专业班级： 通信工程 134 班 2024 年 12 月 7 日下载后可任意编辑目 录实验一、全加器设计实验实验二、模可变计数器设计实验实验三、序列信号发生和检测器设计实验实验四、交通灯控制器设计实验实验五、多功能数字钟设计实验实验六、出租车计费器设计实验本课程总结下载后可任意编辑一、全加器设计实验（一）实验目的1、熟悉建立文件夹和建立工程的整个过程。2、学会建立波形文件。3、学会将文件下载到板子上。（二）设计要求完成设计、仿真、调试、下载、硬件测试等环节，在 EDA 实验装置上实现模可变计数器功能，具体要求如下：1、利用书上的程序，完成实验目的，实现两个一位二进制数的相加，并将进位输出。（三）主要仪器设备1、微机1 台2、QuartusII 集成开发软件1 套3、EDA 实验装置 1 套（四）实验思路由于要用到例化语句，所以需要将文件都放在一个文件夹里然后创建工程。选择文件夹和名称。添加文件下载后可任意编辑选择实验室用的芯片下载后可任意编辑选择仿真工具半加器真值表如下ABSOCO0000011010101101其中 A 和 B 为输入信号，SO 为和值输出，CO 为进位输出。程序如下。module banjia(A,B,SO,CO); input A,B; output SO,CO; assign SO=A^B; assign CO=A&B;Endmodule由真值表可得输入信号 A 和 B 异或可作为和值输出，相与可作为进位输出。下载后可任意编辑全加器真值表如下AinBinCinCoutSum0000001001100011101000101011101011011111ain 和 bin 为输入信号，cin 为进位信号与 ain 和 bin 一起相加，cout 为进位出书，sum 为和值输出。程序如下。module quanjia(ain,bin,cin,cout,sum); output cout,sum; input ain,bin,cin; wire net1,net2,net3; banjia U1(ain,bin,net1,net2); banjia U2(.A(net1),.SO(sum),.B(cin),.CO(net3)); or U3(cout,net2,net3);Endmodule这里用了例化语句调用了一个半加器的模块让 ain 与 bin 通过半加器的相加之后的和值 net1 作为一个输入信号再与进位信号 cin 相加作为和值 sum，ain 与bin 相加产生的进位信号 net2 和 ain 与 bin 的和值 net1 与 cin 相加产生的进位信号 net3 相或作为整体的进位输出 cout，便可完成真值表的要求。（五）时序仿真添加文件下载后可任意编辑添加引脚然后对输入信号进行赋值，赋...
