EDA技术实用教程期末考试

1 一 ． 填 空 题 1.术 语 CPLD 表 示 什 么 意 思 ?(a) (a)复 杂 可 编 程 逻 辑 器 件 ； (b)组 合 可 编 程 逻 辑 器 件 ； (c)组 合 可 编 程 局 部 器 件 。 2.术 语 FPGA 表 示 (b)． (a)正 规 的 可 编 程 门 阵 列 ； (b)现 场 可 编 程 门 阵 列 ； (c)有 限 可 编 程 门 阵 列 。 3.术 语 HDL 代 表 (a) (a)硬 件 描 述 语 言 ； (b)美 元 崇 拜 者 ； (c)硬 件 开 发 语 言 ； (d)高 级 设 计 语 言 。 4.关 于 自 上 而 下 的 EDA 设 计 ， 选 择 所 有 正 确 的 说 法 。 (abcdef) (a)可 做 到 更 好 的 资 源 分 配 ； (b)使 得 每 一 个 小 的 功 能 模 块 可 以 被 单 独 仿 真 ； (c)加 速 仿 真 ； (d)使 器 件 的 行 为 建 模 更 容 易 ； (e)导 致 一 个 低 功 耗 的 设 计 ； (f)可 在 设 计 组 的 各 成 员 之 间 有 效 地 分 割 一 个 设 计 项 目 5.测 试 的 10／ 10 规 则 是 （ C ）。 (a)应 该 每 10 天 测 试 10 次 。 (b)对 于 设 计 的 每 个 10％ 的 部 分 应 该 进 行 10 次 测 试 。 (c)测 试 电 路 的 规 模 不应 超过整个 电 路 规 模 的10％ ， 而 且设 计 和调试 测 试 电 路 所 占用的 时间 不应 超过设 计和调试 原电 路 所 用时间 的 10％ 。 6.术 语 “功 能 仿 真 ”的 含义是 (a) (a)仿 真 一 个 设 计 的 功 能 如何， 而 不关 心其定时； (b)仿 真 一 个 设 计 的 功 能 等效 性； (c)仿 真 设 计 所 代 表 的 精确 功 能 ； (d)仿 真 一 个 设 计 的 功 能 和时间 特性。 7.VHDL 程 序输入方法 主要有 （ 原理图输入法 ），（ 文本输入法 ） 和（ 参数化宏功 能 块 LPM 设 计 法 ） 8.下 列 说 法 正 确 的 是 （ a， c） (a)进 程 的 启动必须有 敏感信号； (b)进 程 语 句process 必须有 敏感信号列 表 ； (c)进 程 可 以 用wait 语 句启动； (d)进 程 中的 语 句顺序颠倒一 下 不会改变所 描 述 电 路 的 功 能 ． 9.VHDL 用于 综合 的 数据类型主...