注：由于个人能力有限，文档中可能存在不当之处，望大家注意，并及时指正（只做参考文档）。Fpga_lvds 小结一．FPGA 中lvds 信号使用时需要注意的部分事项1. CI 和 CII，没有Altera 所谓的“true lvds buffer”。无论 TX 还是 RX 方向，都需要接匹配的电阻网络。TX 方向，3 个电阻；RX 方向，一个100 欧电阻；2. CIII，在芯片的 right bank，left bank 上，也就是 1，2，5，6bank，设计了“dedicated outputbuffer”。这样，输出就不需要做任何电阻网络匹配的工作了。至于上下两边，3，4，7，8bank 上，没有“dedicated output buffer”，如果要做输出使用，仍然需要像 CI 和 CII 上面一样，配上 3 个电阻的网络。Altera 将这种方式名为“emulated lvdsoutput...”对于LVDS 输入，无论哪个bank，都需要 100 欧姆电阻。以上两点时pcb 需要注意的事项；3.CIII 分配管脚时，左右 bank 的 LVDS 差分信号在IO 分配时选择 IO 标准为 LVDS；上下 bank 的 LVDS 差分信号在IO 分配时选择 IO 标准为 LVDS_E_3R，LVDS_E_3R 是 Atlera对于带 3 个电阻的 LVDS 输出的一种叫法。对于时序要求不是太高的 lvds 信号可以直接与fpga 中相应的输入输出 lvds 管脚相连接即可；对于互为差分信号的一对信号来说，使用时，我们只需要处理其中一条信号即可。不同型号的器件 lvds 使用也不是完全相同的，fpga 中lvds 信号使用时需要参考具体的器件手册。二．FPGA 中针对 LVDS 信号处理的 IP 核简介对于高速的 lvds 信号，若不使用专用的 IP 核的话，可能无法满足数据，时钟之间的时序要求。对于高速的 lvds 我们可以直接调用专用的 ip 完成数据之间的传输。Manager 管理器提供了针对 LVDS 信号处理的 IP 核，包括 LVDS 发送核（altlvds_tx）与 LVDS 接收核(altlvds_rx)。LVDS 发送核（altlvds_tx）：将并行信号串行化为 LVDS 信号后发送。LVDS 接收核(altlvds_rx)：接收 LVDS 串行信号并将该信号并行化，即解串器。2.1 Lvds_tx 核参数说明：在综合设置页面中，没有选中“Implement Serializer／Deserializer Circuitry InLogic Cells”，就表示用到了 LVDS Serdes 硬核。选中说明用逻辑单元实现 lvds serdes的功能；传输开始与时钟锁存后的时钟沿；适应于低速传输；字节对齐与专用 Serdes 硬核不同。（对应有些器件支持内部 LE 实现或者采用内部专用电...
