1、 FPGA 结 构 一 般 分 为 三 部 分 ： 可 编 程 逻 辑 块 （ CLB）、 可 编 程 I/O 模 块 和 可 编 程内 部 连 线 。 2 CPLD 的 内 部 连 线 为 连 续 式 布 线 互 连 结 构 ， 任 意 一 对 输 入 、 输 出 端 之 间 的 延 时是 固 定 ； FPGA 的 内 部 连 线 为 分 段 式 布 线 互 连 结 构 ， 各 功 能 单 元 间 的 延 时 不 定(不 可 预 测 )。 3 大 规 模 可 编 程 器 件 主 要 有 CPLD 和 FPGA 两 类 ， 其 中 CPLD 通 过 可 编 程 乘 积项 逻 辑 实 现 其 逻 辑 功 能 。 基 于SRAM 的FPGA 器 件 ， 每 次 上 电 后 必 须 进 行 一次 配 置 。 FPGA 内 部 阵 列 的 配 置 一 般 采 用 在 电 路 可 重 构 技 术 ， 编 程 数 据 保 存 在 静态 存 储 器 (SRAM) ， 掉 电 易 失 。 4 目 前 世 界 上 有 十 几 家 生 产 CPLD/FPGA 的 公 司 ， 最 大 的 两 家 是 ：Altera，Xilinx。 5 硬 件 描 述 语 言 (HDL)是 EDA 技 术 的 重 要 组 成 部 分 ， 是 电 子 系 统 硬 件 行 为 描 述 、结 构 描 述 、 数 据 流 描 述 的 语 言 ， 它 的 种类 很多， 如VHDL、 Verilog HDL、 AHDL 6 WHEN_ELSE 条件 信号赋值语 句 和 IF_ELSE 顺序语 句的 异同 WHEN_ELSE 条件 信号赋值语 句中 无标点，只有 最 后 有 分 号；必 须 成 对 出 现 ；是 并行 语 句， 必 须 放在 结 构 体中 。 IF_ELSE 顺序语 句中 有 分 号； 是 顺序语 句， 必 须 放在 进 程 中 7 可 编 程 逻 辑 器 件 设计输 入 有 原理图输 入 、 硬 件 描 述 语 言 输 入 和 波形输 入 三 种方式 。 原理图输 入 方式 是 一 种最 直接的 设计描 述 方式 ， 硬 件 描 述 语 言 的 突出 优点是 ： * 语 言 与工艺的 无关性； 语 言 的 公 开可 利用 性， 便于 实 现 大 规 模 系 统 的 设计； * 具有 很强的 逻 辑 描 述 和 仿真功 能 ， 而且输 入 效率高， 在 不 同的 设计输 入 库之 间 的 转换非常方便， 用 不 着对 底层的 电 ...
