本 科 毕 业 设 计基 于 FPGA 的 8 位 硬 件 乘 法 器 设 计下载后可任意编辑摘 要VHDL （VHSIC Hardware Description Language ）是当今最流行的 硬 件 描 述 语 言 之 一 ， 能 够 对 最 复 杂 的 芯 片 和 最完 整 的 电 子 系 统 进 行 描 述 。以 硬 件 描 述 语 言作 为设 计 输 入， 经 过 简 单 的 综 合 与 布 局 ， 快 速 烧 录 至FPGA（Field Programmable Gate Array ）上进行测试，是现代IC设 计 验 证 的 技 术 主 流 。 乘 法 器 是 处 理 器 进 行 科 学 计 算 和 数 字 信 号 处 理的 基 本 硬 件 结 构 ， 是 现 代 微 处 理 器 中 的 重 要 部 件。乘 法 器 完 成 一 次 乘 法 操 作 的 周 期 基 本 上 决 定 了 微处 理 器 的 主 频 。 本 文 基 于 FPGA， 采 纳 VHDL 语 言 ， 结合 MAX+plusⅡ这 个 强 大 的 软 件 平 台 设 计 了 8 位 二 进 制 乘法 器 ， 并 对 其 进 行 符 号 扩 展 ， 使 其 可 以 统 一 处 理 8位 带 符 号 数 和 无 符 号 数 。高 速 乘 法 器 设 计 通 常 分 为 三 个 关 键 步 骤 ： 部 分积 产 生 、部 分 积 累 加和 最 终 结 果 获 得 。本 文 对 部分 积 产 生 过 程 采 纳 改 进 Booth 算 法 ， 有 效 减 少 部 分 积加 法 项 ； 为 了 统 一 带 符 号 和 无 符 号 数 ， 对 部 分 积进 行 符 号 扩 展 ； 而 对 部 分 积 的 累 加 则 实 行3-2 压 缩器 和 4-2 压 缩 器 进 行 压 缩 ； 最 终 结 果 的 获 得 则 以 一个 根 据 部 分 积 累 加 结 果 到 达 时 间 的 不 同 进 行 延 迟优 化 的 选 择 进 位 加 法 器 将 累 加 结 果 和 累 加 进 位 相加 而 得 。 关键词：乘法器 改进Booth 算法 压缩器 选 择 进 位 加 法 器下载后可任意编辑The Circuit Design of 8-bit Hardware Multiplier Based on FPGAKe Xiuyan(College of Engineering, South China Agricultural University, Guangzhou 510642, China)Abstract: VHSIC Hardware Description ...
