下载后可任意编辑基于断言的验证技术SystemVerilog Tutorials下面的手册会帮助你了解一些 SystemVerilog 中最重要的新特点。手册还提供了一些代码样本和例子使你可以对语言有更好"感觉"。这些辅导假设你们已经了解了一些 Verilog 语言。假如没有,你可以先去看看 Verilog 设计者指南(Verilog Designer’s Guide)。 * Data types * RTL design * Interfaces * Clocking * Assertion-based verification * Classes * Testbench automation and constraints * The Direct Programming Interface (DPI) SystemVerilog 的数据类型这个手册将描述 Systemverilog 新引进的数据类型。他们大多数都是可以综合的，并且可以使 RTL 级描述更易于理解和书写。整型和实型SystemVerilog 引进了几种新的数据类型。C 语言程序员会熟悉其中的大多数。引进新的数据类型构思是这样的，假如 C 语言和 SystemVerilog 有相同的数据类型可以使 C 语言算法模型更容易的转化为 SystemVerilog 模型。Verilog 的变量类型有四态：既是 0，1，X，Z。SystemVerilog 引进了新的两态数据类型，每一位只可以是 0 或是 1。当你不需要使用的 X 和 Z 值时，譬如在写 Testbench 和做为 for语句的循环变量。使用两态变量的 RTL 级模型，可以使模拟器更有效率。并且使用得当的话将不会对综合结果产生影响。二态整型下载后可任意编辑类型 描述 例子Bit user-defined size bit [3:0] a_nibble;Byte 8 bits, unsigned byte a, b;Shortint 16 bits, signed shortint c, d;Int 32 bits, signed int i,j;Longint 64 bits, signed longint lword;注意到和 C 语言不一样，SystemVerilog 指定了一些固定宽度的类型。 四态整型类型描述例子Reguser-defined sizereg [7:0] a_byte;Logicidentical to reg in every waylogic [7:0] a_byte;Integer32 bits, signedinteger i, j, k;logic 是一种比 reg 型更好的类型，他更加的完善。我们将会看到你可以在过去 verilog hdl中用 reg 型或是 wire 型的地方用 logic 型来代替。非整数类型类型描述例子Time64-bit unsignedtime now;Shortreallike float in Cshortreal f;Reallike double in Cdouble g;Realtimeidentical to realrealtime now;数组在 Verilog-1995 中，你可以定义标量或是矢量类型的网线和变量。...
