小数分频VHDL代码 本文介绍基于前置N/N+1分频器的小数分频基本原理，以及基于此原理的一位小数分频器的源代码，受数据位宽的影响，本文给出的代码系数整数部分的范围为0-15，如需更大数值可自行修改代码。 一、原理介绍： 假设分频系数为N.X,则N*(10-X)+(N+1)*X=10*N-N*X+N*X+X=10*N+X=N.X*10由上式可见只要满足输出十个脉冲的时间内输入脉冲为10*N+X就可实现 N.X分频.可对输入时钟进行(10-X)次 N分频和 X次(N+1)分频实现,由于先进行(10-X)次分频后进行X次(N+1)分频会造成相位有很大变化,可采用 N分频和(N+1)分频交替进行的方法来改善相伴变化.实现原理不再过多介绍,请参看 sel部分源代码。 二、源代码 1：NdotXfd，顶层文件 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity NdotXfd is port ( clock : in std_logic; n : in std_logic_vector(3 downto 0); x : in std_logic_vector(3 downto 0); clock_out : out std_logic ); end entity; architecture arch of NdotXfd is component number port( n : in std_logic_vector(3 downto 0); number0 : out std_logic_vector(3 downto 0); number1 : out std_logic_vector(3 downto 0) ); end component; component fdn port( clock_in : in std_logic; enable : in std_logic; n_of_fd : in std_logic_vector(3 downto 0); clock_out : out std_logic ); end component; component sel port( clock_in : in std_logic; Xnumber : in std_logic_vector(3 downto 0); sel_out : out std_logic ); end component; component mux_21 port( a : in std_logic; b : in std_logic; s : in std_logic; y : out std_logic ); end component; signal selt : std_logic; signal selt_not : std_logic; signal clock_1 : std_logic; signal clock_2 : std_logic; signal clock_sel: std_logic; signal n_fd : std_logic_vector(3 downto 0); signal n1_fd : std_logic_vector(3 downto 0); begin number0 : number port map (n, n_fd, n1_fd); fdn0 : fdn port map (clock, selt_not, n_fd, clock_1); fdn1 : fdn port map (clock, selt, n1_fd, clock_2); mu...
