基于 Xilinx FPGA 高速串行接口 设计与实现摘 要由于时钟抖动,扭曲，队列同步和串扰噪声和各种非理想因素，进一步完善面临巨大的挑战并行传输率.因此，串行传输，已成为高速数据传输系统在深亚微米主要选择。在串行传输系统为了实现高速信号传输,并可节约电能和降低成本，数据更倾向于使用低摆幅模式，LVDS 和 CML 是低电压,小的摆动，差分信号的串行传输方式，所以它被广泛地应用于 PCI.快递网络物理层和高速度 SERDES 电路。但这个标准的 LVDS 传输率只能达到 3Gbps，以实现独立设计以满足 5Gbps 的要求及以上的高速 PCI.表达应用，本文讨论了伪标准的 LVDS 121（PLVDS）和 CML 的启动界面的设计讨论。基于传输信号的理论,非理想因素和传输线的行为的信号完整性分析；提出了考虑高速串行传输系统的电路级和版图级设计；在 PLVDS 结束与 CML 收发器电路的设计，并提出了改进方案.其中，无歪斜单端差挠度问题提高 plvds 收发电路，电路的性能与加速管的改进；电平转换电路的信号快速切换到低水平的高水平,没有后续电路的调整，因此,延时小;双共模反馈电流开关电路的共模电平的控制，另一个环控制输出摆幅，输出更稳定;微分预加重技术使驱动能力强、降低码间干扰。用于 CML 收发器的若干关键技术，有源负反馈技术和有源电感技术不仅可以有效地扩大信号的带宽,而且可以提高电路，电路的性能,降低了电路的功耗,减少了芯片的面积;均衡技术是有效减少传输线效应符号间干扰所引起的信号失真，提高信号质量.同时也采纳三级结构的樱桃.胡珀限幅放大器电路,均衡电路进一步放大到比较器输出低摆幅信号可以识别的电压幅值.在本文中,0.131cm CMOS 技术实现两个 PCI。表达物理层 PLVD 和 CML 高速串行数据传输接口的基础上。仿真结果表明，两种接口电路的传输速率高达 5Gbps，完全符合 PCI Express 表示应用要求。主题词:PLVDS，CML，预加重，均衡,有源负反馈,电压比较器，失效保护Design and implementation of high—speed serial interface based on Xilinx FPGAAbstractDue to clock jitter， skew， queue synchronization and crosstalk noise and various non—ideal factors ， parallel transmission rate to further improve the face enormous challenges 。 So that the serial transmission has become a high-speed data transmission system in deep...
