逻辑与计算机设计基础--课实验报告

学生学号 0121410870432实验成绩学 生 实 验 报 告 书实验课程名称逻辑与计算机设计基础开 课 学 院计算机科学与技术学院指导老师姓名肖敏学 生 姓 名付天纯学生专业班级物联网 14032025--2025学年第一学期译码器的设计与实现【实验要求】：（1）理解译码器的工作原理，设计并实现 n-2n译码器，要求能够正确地根据输入信号译码成输出信号。（2）要求实现 2-4 译码器、3-8 译码器、4-16 译码器、8-28译码器、16-216译码器、32-232译码器。【实验目的】 （1）掌握译码器的工作原理；（2）掌握 n-2n译码器的实现。【实验环境】Basys3 FPGA 开发板，69 套。Vivado2025 集成开发环境。Verilog 编程语言。【实验步骤】一·功能描述输入由五个拨码开关控制，利用 led 灯输出 32 种显示二·真值表三·电路图和表达式四·源代码module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_000...