通信与信息工程学院2025 /2025 学年 第 2 学期软件设计 实验报告模 块 名 称 VHDL 专 业 通信工程 学 生 班 级 学 生 学 号 学 生 姓 名 指 导 教 师 梅中辉 设计题目基本课题：04. 2 对 4 译码器综合课题：18. 奇偶校验器任务规定1.基本课题：设计一个 2 对 4 译码器（输入：A B 输出：Y3 Y2 Y1 Y0），真值表如图 2。2. 奇偶校验器系统的功能是对八位二进制数据及其奇偶校验位的输入进行校验，输出对的的奇、偶校验位。ODD_IN 与 EVEN_IN 是控制奇校验和偶校验功能输入，IN0 到 IN7 是七位数据及一位校验位数据输入，IN_READY 表达输入数据已经准备好，可以解决，当OUT_REQ 输入表达规定输出数据，CLK 端口用于接受时钟信号，支持系统的时钟上升沿同步。当输出端口 OUT_READY 输出信号有 效 时 ， 表 达 输 出 数 据 已 经 准 备 好 ， 可 认 为 下 级 电 路 使用，ODD_OUT 与 EVEN_OUT 用来输出对的的奇偶校验位。上述控制端口均为高电平有效。实验设备及软件1．微型计算机2．EDA-VHDL 开发软件同组人员学号及姓名11001803 胡雪琪A B Y3 Y2 Y1 Y0 0001100 11 1 1 01 1 0 11 0 1 10 1 1 1参考文献1. 张顺兴 《数字电路与系统设计》东南大学出版社 2025.82. 苗丽华《VHDL 数字电路设计教程》人民邮电出版社 2025.11 VHDL 课程设计题目及规定（自编资料）3. VHDL 课程设计题目及规定（自编资料）4. 杨晓慧 杨永健 《基于 FPGA 的 EDA/SOPC 技术与 VHDL》 国防工业出版社 2025.75. Peter J. Ashenden 《The VHDL Cookbook》Dept. Computer Science University of Adelaide South Australia July, 1990报告内容一．实验目的 1.掌握组合逻辑中译码器电路的设计原理。 2.能运用 VHDL 语言设计一个 2-4 译码器。二．实验器件1.微型计算机2.EDA-VHDL 开发软件三．实验名称2-4 译码器四．题目规定概述设计一个 2 对 4 译码器（输入：A B 输出：Y3 Y2 Y1 Y0），真值表如图五．系统分析.原理图：A B Y3 Y2 Y1 Y0 100 11 00 11 1 1 01 1 0 11 0 1 10 1 1 1分析：EN=1，Z[0]=Z[1]=Z[2]=Z[3]=1; EN=0，Z[0]=!(!A!B）,Z[1]=!(!AB),Z[2]=!(A!B),Z[3]=!AB.设计算法：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY XiaoLi IS --定义实体名称为 XiaoLiPORT( E...
