三人表决器、五人表决器的实验报告一 实验目的 1。熟悉 Quartus II 软件的基本操作 2。学习使用 Verilog HDL 进行设计输入 3.逐步掌握软件输入、编译、仿真的过程 二 实验说明 三人表决器真值表:输入信号输出信号B1B2B3u00000010010001111000101111011111逻辑表达式:U=三 实验要求 1、完成三人表决器的 Verilog HDL 程序代码输入并进行仿真2、采纳结构描述方式和数据流描述方式3、完成对设计电路的仿真验证 四、实验过程（1）三人表决器:程序代码b1b2 voter u b3 本次实验是要设计一个三人表决器。该电路应有两个数据输入端口b1,b2,b3 ， 电 路 的 输 出 端 口 为voter(u 输出信号）。仿真结果五人表决器:程序代码仿真结果五、实验体会通 过 三 人 表 决 器 和 五 人 表 决 器 的 设 计 ， 使 我 们 更 加 熟 悉Quartus 软件进行数字系统设计的步骤，以及运用 Verilog HDL 进行设计输入，并掌握三人表决器和五人表决器的逻辑功能和设计原理，逐步理解功能仿真和时序仿真波形。三人表决器和五人表决器大体相似，并没有太大的区别。
