时序逻辑电路测试练习题VIP免费

时序逻辑电路时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。一、时序电路的基本分析和设计方法（一）分析步骤1．根据给定的时序电路图写出下列各逻辑方程式：（1）各触发器的时钟方程。（2）时序电路的输出方程。（3）各触发器的驱动方程。2．将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。【例1】分析时序电路（1）时钟方程：输出方程：驱动方程：（2）求状态方程JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：（3）计算、列状态表（4）画状态图及时序图（5）逻辑功能有效循环的6个状态分别是0～5这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000→001→011→111→110→100→000→…所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y＝1。【例2】：分析图6.2.4电路的功能。1．时钟方程：2．激励方程：1图6.2..4逻辑电路图3．状态方程：4．状态转换表：表6.2.2状态转换表态序Q2Q1Q0Q2n+1Q1n+1Q0n+1000000110010102010011301110041000005101010611001071110005．状态转换图：图6.2.5例状态图6．逻辑功能说明：为异步五进制加法计数器。（二）同步时序逻辑电路的设计步骤（1）根据设计要求，设定状态，导出对应状态图或状态表。（2）状态化简。原始状态图（表）通常不是最简的，往往可以消去一些多余状态。消去多余状态的过程叫做状态化简。（输入相同时、输出相同、且转换的状态也相同的状态叫做等价状态）（3）状态分配，又称状态编码。（4）选择触发器的类型。触发器的类型选得合适，可以简化电路结构。（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。（6）根据输出方程和驱动方程画出逻辑图。（7）检查电路能否自启动。【例1】设计一时序电路，实现下图所示的状态图：由于已给出了二进制编码状态图，设计直接从第4步开始。（1）选择触发器，求时钟方程、输出方程、状态方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：利用卡诺图得到输出方程：利用次态卡诺图得到状态方程：变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程.、、、（3）作逻辑电路图（4）检查电路能否自启动将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。计数器在数字电路中，能够记忆输入脉冲个数的电路称为计数器。【例】用74LS163来构成一个十二进制计数器。（1）写出状态SN-1的二进制代码。SN-1＝S12-1＝S11＝1011（2）求归零逻辑。（3）画连线图。【例】用74LS161来构成一个十二进制计数器。74161是十六进制异步计数器，采用异步清零、同步置数工作方式。用异步清零端归零：SN＝S12＝1100用同步置数端归零：SN-1＝S11＝1011寄存器能够暂存数码（或指令代码）的数字部件称为寄存器。寄存器根据功能可分为数码寄存器和移位寄存器两大类。一、数码寄存器寄存器要存放数码，必须要存得进、记得住、取得出。因此寄存器中除触发器外，通常还有一些控制作用的门电路相配合。图5.17为由D触发器组成的4位数码寄存器。在存数指令（CP脉冲上升沿）的作用下，可将预先加在各D触发器输入端的数码，存入相应的触发器中，并可从各触发器的Q端同时输出，所以称其为并行输入、并行输出的寄存器。二、单向移位寄存器由D触发器构成的4位右移寄存器如图5.18所示。CR为异步清零端。左边触发器的输出接至相邻右边触发器的输入端D，输入数据由最左边触发器FF0的输入端D0接入。时序逻辑电路例题解析[5.8]分析图...