4.Whatareseveralfactorstoimprovepropagationdelayofstandardcell?哪些因素可以影响标准单元的延迟？答1）PVTP:ProcessV:VoltageT:Temperature2）inputtransition，outputload3）Vthinputtransition（输入转换时间）outputload（输出负载）delay=f（Ttransition，Cout）所以fanout越大的地方，延时会越大，因为要给更多的电容充电3Howtofixx-talkviolation？如何解决线间干扰？难度：4（关于难度的定义，在第一题里面）（应该至少有5大类解决办法，wirespacing,shielding,changelayer之类的只算其中1类）答暂时把上面几位的答案总结为以下3条1）upsizevictimnetdriver,downsizeaggressornetdriver2）increasewirespace,shielding,changelayer，changewirewidth3）insertbutterinvictimnet能答出以上3条的，在工作中已经基本够用，但是还有两个不常用到的，是AMD的一个大牛告诉我的。4）把与victimnet相连的输入端改成Hi-Vth的单元5）改变信号的timingwindow。这个不易做到，但是也是解决方法1.Whypowerstripesroutedinthetopmetallayers?为什么电源走线选用最上面的金属层？难度：1答1.高层更适合globalrouting.低层使用率比较高，用来做power的话会占用一些有用的资源，比如stdcell通常是m1Pin。2.EM能力不一样，一般顶层是低层的2~3倍。更适合电源布线。3.一般ip占用的层次都靠近下几层，如果上层没有被禁止routing的话，toplayer可以穿越，低层是不可能的，并且高层对下层的noise影响也小很多。6.Duringthesynthesis,whattypeofwireloadmodelareoftenused?做RTL综合时，经常使用的wireloadmodel有哪几种？答就是你说的“NLDM，CCS，和ECSM”，还有一个现在基本不用了的--LDM回来讲wireloadmodel，在综合时，除了用ZWLM，或者不同K值的wireloadmodel以外，还有一个基于物理位置（距离）的wireloadmodel，在Cadence的RC中叫PLE，Synopsys叫DCUltraTopographical7HowdelaysarecharacterizedusingWLM(WireLoadModel)?使用一般的WLM（不是zeroWLM，也不是按照物理位置算的DCT），DC是如何计算delay的？难度：2答DC在计算延时的时候，主要根据输出的tansition和net的RC值来计算。outputtansition是由驱动cell的inputtansition和load通过查表得到的而net的rc就要根据所选取的wrieloadmodel来计算，计算时和输出的fanout决定以smic13的smic13_wl10为例wire_load("smic13_wl10"){resistance:8.5e-8;capacitance:1.5e-4;area:0.7;slope:66.667;fanout_length(1,66.667);根据fanout值，由fanout(1,66.667)可以得出互连线长度为66.667，然后根据resistance和capacitance计算出互连线电容为1.5e-4*66.667，互连线电阻为8.5e-8*66.667，当然如果扇出值表中没有，就会用到slope，例如扇出为3时，此时估算的互连线长度为1*66.667+（3-1）*slope，再计算出RC值，然后DC由此计算net的延时。8Therearesourceclockclka(create_clock),andgeneratedclockclkbbyclka.Inpre-CTSnetlist,thereisnetworklatencyinclka,howthislatencypropagatestoclkb?Inpost-CTSnetlist,Whatyouneedtodoforthisnetworklatency?假设有两个时钟，原始为clka，生成的时钟为clkb，在没有时钟树的网表中，clka的networklatency会自动传递到clkb上吗？clkb的latency如何描述？在生成时钟树的网表中，如何处理networklatency?clkb的latency又如何描述？答clkanetworklatency会传递到clkb上，定义clkb的latency,并声明其为clka的子clock1）latency会自动传到clkb上2）去掉clocknetworklatency，让工具自己算9Therearesourceclockclka(create_clock),andgeneratedclockclkbbyclka.howdoyouspecifytheminCTSspecfile?Assumethereisrealtimingpathbetweenclkaandclkb.clkb是clka的生成时钟，在CTS的spec文件中如何定义这两个时钟？假设clka和clkb之间的FF有时序收敛的要求。难度：3答在CTS的spec文件中定义clka是root，clkb为throughpin，再加上那些应该有的skew，transition，insertiondelay等就好了，其它的事CTS会给你做5Whatwouldyoudoinordertonotusecertaincellsfromthelibrary?如何禁止使用库里面的某些单元？答禁用就用set_...
