数字系统综合设计+eda+模拟中央人民广播电台报时电路VIP专享VIP免费

数字系统综合设计实验报告实验题目:模拟中央人民广播电台报时电路姓名:张晓奇马良学号:2007230620072312设计内容:1、实验要求：1．1计时器运行到59分49秒开始报时，每鸣叫1s就停叫1s，共鸣叫6响；前5响为低音，频率为750HZ，最后1响为高音，频率为1KHz；1．2要有分秒显示2．1总电路图：CLK是时钟脉冲，通过次端口输入时钟信号，CLR是清零端口，置于高电平时起清零作用，CI是保持端口，置于低电平时起保持作用；ENM是校分端口，置于低电平是由时钟脉冲进行校分功能，ENH是校时端口，同ENM；speaker是报时端，在50、52、54、56、58秒/分时输出高电平qsl【3..0】、qsh【3..0】，qml【3..0】、qmh【3..0】，qhl【3..0】、qhh【3..0】分别是秒的低位、高位，分的低位、高位，时的低位、高位数码管显示端。gaopin、dipin端分别是报时信号频率输入端。2．2模块设计：A．60进制秒模块VHDL语言：libraryieee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYsec60ISPORT(ci:INstd_logic;mclear:INstd_logic;clk:INstd_logic;co:outstd_logic;qh:bufferstd_logic_vector(3downto0);ql:bufferstd_logic_vector(3downto0);a:outstd_logic;b:outstd_logic);ENDsec60;ARCHITECTUREbehaveOFsec60ISBEGINco<='1'when(qh="0101"andql="1001"andci='1')else'0';a<='1'when(qh="0101"andql="0000")else'1'when(qh="0101"andql="0010")else'1'when(qh="0101"andql="0100")else'1'when(qh="0101"andql="0110")else'1'when(qh="0101"andql="1000")else'0';b<='1'when(qh="0000"andql="0000")else'0';PROCESS(clk,mclear)BEGINIF(mclear='1')THENqh<="0000";ql<="0000";elsif(clk'eventandclk='1')thenif(ci='1')thenif(ql=9)thenql<="0000";if(qh=5)thenqh<="0000";elseqh<=qh+1;endif;elseql<=ql+1;endif;endif;endif;endprocess;endbehave;B．60进制分模块VHDL语言：libraryieee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYmin60ISPORT(ci:INstd_logic;mclear:INstd_logic;clk:INstd_logic;co:outstd_logic;qh:bufferstd_logic_vector(3downto0);ql:bufferstd_logic_vector(3downto0);a:outstd_logic;b:outstd_logic);ENDmin60;ARCHITECTUREbehaveOFmin60ISBEGINco<='1'when(qh="0101"andql="1001"andci='1')else'0';a<='1'when(qh="0101"andql="1001")else'0';b<='1'when(qh="0000"andql="0000")else'0';PROCESS(clk,mclear)BEGINIF(mclear='1')THENqh<="0000";ql<="0000";elsif(clk'eventandclk='1')thenif(ci='1')thenif(ql=9)thenql<="0000";if(qh=5)thenqh<="0000";elseqh<=qh+1;endif;elseql<=ql+1;endif;endif;endif;endprocess;endbehave;C．24进制时模块VHDL语言:libraryieee;USEieee.std_logic_1164.all;USEieee.std_logic_unsigned.all;ENTITYhour24ISPORT(ci:INstd_logic;hclear:INstd_logic;clk:INstd_logic;co:outstd_logic;qh:bufferstd_logic_vector(3downto0);ql:bufferstd_logic_vector(3downto0));ENDhour24;ARCHITECTUREbehaveOFhour24ISBEGINco<='1'when(qh="0010"andql="0011"andci='1')else'0';PROCESS(clk,hclear)BEGINIF(hclear='1')THENqh<="0000";ql<="0000";ELSIF(clk'EVENTANDclk='1')THENif(ci='1')thenif(ql=9)or(ql=3andqh=2)thenql<="0000";if(qh=2)thenqh<="0000";elseqh<=qh+1;endif;elseql<=ql+1;endif;ENDIF;ENDIF;ENDPROCESS;ENDbehave;D、二选一数据选择器：libraryieee;useieee.std_logic_1164.all;entityxuanzeisport(cp1,cp2,en:instd_logic;chu:outstd_logic);endxuanze;architecturebehaveofxuanzeisbeginprocess(cp1,cp2,en)beginif(en='1')thenchu<=cp1;elsechu<=cp2;endif;endprocess;endbehave;仿真图像:调试过程图像：（1）秒钟计数器的调试过程：（2）分钟计数器的调试过程：（3）时钟计数器的调试过程：（4）2选1数据选择器的调试过程：（5）总体波形：设计心得体会:通过本次设计使我更热爱数字电路设计，初步学会MAXPLUSⅡ软件VHDL语言的编用，能设计较简单的时序逻辑电路和组合逻辑电路，能解决实验设计中出现的一般性问题，提高了自己的解决问题的能力。在实习过程中大大激发了我们对EDA的浓厚兴趣。井老师的指导使我们受益匪浅。我们在学习过程中得到实践锻炼，获得新的知识与技能。在这短暂的几天里，我们积极地投入，认真地学习新技术、新方法。同学之间互帮互助，一起研究探讨，共同提高，增进了友谊，也加深了感情。参考文献：1．VHDL简明教程东南大学2．数字电子技术高等教育出版社3．VHDL电路设计技术国防工业出版社4.电工学（第六版下册电子技术）高等教育出版社