硬件培训--电平VIP免费

第1页共8页编号：时间：2021年x月x日书山有路勤为径，学海无涯苦作舟页码：第1页共8页电平简介――――内部培训资料（－）电平概述作为一个硬件设计工程师，了解我们现在常用器件的输入输出电平相关的知识是十分必要的。主要分为两大类，单端电平和双端电平。双端电平常用在传输高速信号的场合，以差分的形式在两条传输线上传送。单端电平常用在普通的信号线，一般速率不太高（通常指低于100MHz的传输速率）。对于双端电平，我们着重将在高速信号以及电平匹配的时候再作详细说明，这里先讨论单端的电平。单端的电平有很多种如：TTL、CMOS、LVTTL、LVCMOS、RS232、GTL、GTL+、HSTL、OC门、OD门等等。目前常用的单端电平主要有两种：TTL电平和CMOS电平。他们的门电路原理十分相似，不同的就是TTL是由三极晶体管构成的逻辑门，而CMOS则是由场效应管构成。也正是因为构造上的这些差异，使得它们的高电平，低电平，以及判决电压都有不同。图1图2图1、图2是这两种电平的输出门的简单模型，上下二个门轮流打开，输出高低电平。根据供电的不同，通常有5V和3.3V二种。由于5V供电的芯片功耗较大，速度相对3.3V的较慢，因此目前常用的都是3.3V供电的LVTTL以及LVCMOS电平，5V的器件已经很少使用了。但是为了相互的兼容，现在的芯片生产厂家的3.3V器件一般都能容忍5V的输入电压（一般情况下，芯片的数据手册会说明该芯片的输入管脚是否能容忍5V的输入）。我们平时说的TTL第2页共8页第1页共8页编号：时间：2021年x月x日书山有路勤为径，学海无涯苦作舟页码：第2页共8页以及CMOS电平，一般就是指3.3V供电的LVTTL和LVCMOS电平。不作特殊解释。图3说明了为什么3.3V的器件的速度可以比5V得快。图3因为器件的上升下降斜率（dv/dt）是由工艺水平决定的，不可能随心所欲地增大，在相同的dv/dt的条件下，3v3的电平因为摆幅比5v的电平来得小，所以上升/下降所需要的时间就比较小，所能达到的最大频率就比较高。顺便提一下：大规模集成芯片为了降低功耗，往往采用I/O管脚为3V3/5V，而内核的采用低电压供电（如2.5V/1.8V/1.5V等）的方式，通过这种方式来降低芯片本身的功耗，从而缓解散热问题。电平驱动对于管脚的驱动能力，主要从电流驱动和电压驱动两个方面去考虑。从电流角度来说，输出管脚还分为高电平驱动能力（Ioh）以及低电平驱动能力（Iol）。大多数器件来说，它们的输出管脚都是低电平驱动能力大于高电平驱动能力（在信号质量的测试过程中，我们往往会发现信号波形的下冲比上冲来得大的原因所在）。Ioh/Iol这二个指标一般芯片资料上都会有，但是我们平时并不是很关注这个指标，因为在大部分的情况下，Ioh/Iol的值一般在mA级别，而输入管脚需要的的电流一般在uA，甚至nA级别，所以静态驱动能力一般情况下都没有问题，也就是一个输出门可以驱动很多个输入门。但是在一些特殊的情况下，我们还是需要关注这些指标，如：a、需要大电流驱动的电路（如驱动继电器），那么我们就必须关注这个指标，如果输出门的驱动能力不足，可能第3页共8页第2页共8页编号：时间：2021年x月x日书山有路勤为径，学海无涯苦作舟页码：第3页共8页无法提供足够的电流，也可能导致高电平高不上去，低电平低不下来的现象，甚至导致输出门的损坏。b、还有，如果输入门对信号的上升沿和下降沿的速度（斜率）有要求的情况下，我们就必须考虑一个输出门能否带动很多个输入门。因为每一个输入门都会有一个等效的输入电容Cp，如果带的门比较多，则总的Cp就比较大，最终导致信号上升沿和下降沿的比较缓。这就是为什么对于信号频率比较高的情况下，一个输出门并不能带很多个输入门的原因之一（当然，还有其他原因，如下文将会说的反射问题）。补充说明几点：a、输入门的等效输入电容Cp：一般情况下这个寄生电容比较小，一般是pF级别的，一个管脚支持的速率越高，那么它的Cp就必须做得越小，这就是一个管脚的速度不能随心所欲做得很高的原因之一，因为寄生电容不可能无限小。同时，Cp越小，那么抗静电的能力就越弱（当然，目前芯片的抗静电并非完全靠Cp，还有一些防静电电路）。b、从门的结构来说，高电平驱动的时候，连接VCC的晶体管/...