学生实验实习报告册学年学期：2019-2020学年□春□秋学期课程名称：数字电路与逻辑设计实验A实验项目：基于FPGA的数字电子钟的设计与实现姓名：康勇学号：2018211580学院和专业：计算机科学学院计算机科学与技术专业班级：04911801指导教师：罗一静重庆邮电大学教务处制括：基本时钟功能，輪心:5QMH凋钟1Bk廿頤農块f曰功！料细T疙弓糕克]Hr.IKKMMHE.iMHz]Wdt5Mi2：曹岀：■dk.lhz^k.HJCrizxkJOzjdk.lHir按键输A计时唳彩uniEn；功t工购钟城〕ftA-lk_lhz.时廿1鹹晌翩_知阳儿卜皿惟吕枚表偉号曾出寸5i科的平«£»蜂唱器]—J捧罔器[朗出習顽恋至忘I!(块I功能珪玄血數岳菅上豆示啻人的食粗铁崔的占)SA动杏出芷七耕sdlk,次虫鬼苕3K.g9[3.JG|.Effi^Eh(30PMLi_ge[3t.Q].ha1.r_Elii(J.O]miri_ge|iX)|.fn：k-3-kiv也Sf1伺Nit!k4V14Hl>3LT■KYhxiid|MESliU.J]FTII■]r^i^N0n1.系统顶层模块设计本项目分为四个模块，分别为分频模块、计时模块、数码管动态显示模块、按键消抖模块。功能包整点报时功能，手动校时功能，秒表功能，小数点分割时分秒功能等。设计思路如下：图表1数字时钟系统顶层模块设计思路设计结果：图表2数字时钟系统顶层模块设计电路图2.分频模块电路设计及仿真1)模块功能dic_5qciiis-櫃：昂凰FPEMt-眾按链电乍耳碗在一姦抬电有效｝轴人：独辰岳骨清翠宦专五显开告栄词信号.时分itfef£^审|_51沁输出；秒歪童评芝專信号■!!开月1CLR131CLKAIUE1CLKE1Q1Q◎JCLR2QJCLKA2Q3CLK2N-amedk_5fl...OU1dk_lkz门―LfitLDnLfid.■LrLrLrLrLrLrLrLrLrLrLrLTLrLrLrLrLrLrLrLrLrLrLrLrLrL1I—IiiI—Iti~~IiiI~~ItI—It将输入的频率为50MHz的时钟信号利用74390通过2、5、100分频，对输入信号进行逐级分频。2)设计思路图表3分频模块电路设计思路3)设计结果(电路)图表4分频模块电路设计图图表5模100电路图4)测试结果图表7模5仿真图WO5分2分丄说100^®14-1QT—血mrSir=0Mm叩1CLH1CLW«1CLHE-|C£Q—.：：2-Xft2QC一XLKA—aeLHEjg——沁劉乩U.QU肛flO.On130.0r(14D„0nVaMeatD呼图表8模2仿真图3.计时模块设计及仿真3.1分、秒计时模块（模60计数）（1）模块功能（计数、进位）电子时钟的分钟位和秒钟位均采用模60计数；计数功能：从0到59；进位功能：当计数记到59的时候，输出一个进位信号。（2）设计思路模60计数器可以通过一个模6计数器和一个模10计数器组成，由分钟位和秒位的特性可知，可以用模10计数器为个位，模6计数器为十位。当个位到9后，向十位进一。本模块使用器件74160。计数功能：74160是十进制同步计数器（异步清零），为实现计数功能，首先将74160的LDN反，CLRN反,ENT,ENP接高位，再接入时钟脉冲信号CLK，即可完成下图左侧（个位）模10计数功能；为实现下图右侧（十位）模6计数功能（有效状态为0000~0101），可利用清除端的反馈复位法实现，又因为74160为异步清零，所以当QAQBQCQD=0110时，（将QBQC取反后连接CLRN反端）完成清0动作，即可实现模6计数。进位：74160上升沿触发，分析可知，当个位（左侧）到9后（1001）,观察可知，左侧QD0~7时为0,8~9时为1,然后再跳到0,在其输出端取反后连接右侧的CLK端，这时左侧只有从9跳到0的时候才会产生一个上升沿信号，此信号即为进位信号；同理可分析整个计数器进位，即对右侧QC取反后输出的信号为进位信号3）设计结果（电路）图表10模60计数器电路图4）仿真测试图表11模60计数器仿真测试图3.2小时计时模块（模24计数）（1）模块功能电子时钟的时钟位采用模24计数；计数功能：从0到23；（2）设计思路模24计数即从（00000000-00100011），又因为74160为异步清零，所以当计数进入暂态（00100100）时立即产生清零信号，即CLRN反=（Q1CQ2B）反，如下图所示，左侧为低位，右侧为高位。（3）设计结果（电路）图表12模24计数器电路图4)仿真测试图表13模24计数器仿真测试图4.数码管动态显示模块模块功能描述及设计本模块的主要功能是通过数码管的动态扫描实现6位数码管显示计数结果，本模块由数码管选择模块counter6,位选模块dig_select,段选模块seg_select,以及译码模块decoder构成...
