QuartusII时钟约束时钟约束（ClockSpecification）：约束所有时钟（包括你的设计中特有的时钟）对准确的时序分析结果而言是必不可少的
QuartusIITimeQuestTimingAnalyzer为各种各样的时钟配置和典型时钟提供许多SDC命令
这个章节将介绍SDC可用的应用编程接口，以及描述指定的时钟特性
时钟（Clocks）使用create_clock命令为任何register,port或pin进行时钟特性描述，使其具有独一的时钟特性
例6–2展示了create_clock命令：Example6–2
create_clockCommandcreate_clock-period[-name][-waveform][-add]Table6–6
create_clockCommandOptions选项描述-period指定时钟周期[-name]指定时钟名称（不一定是约束时钟的节点名称）[-waveform]指定时钟上升沿/下降沿[-add]可以对一个时钟节点进行多个时钟约束指定你要约束的时钟（目标节点）Example6–3约束时钟频率100MHz，占空比50%，0ns上升沿，5ns下降沿
Example6–3
100MHzClockCreationcreate_clock–period10–waveform{05}clkExample6–4和上例相差90度的相位
Example6–4
100MHzShiftedby90DegreesClockCreationcreate_clock–period10–waveform{2
5}clk_sys使用create_clock命令约束时钟缺省的sourceLatency值为0
QuartusIITimeQuestTimingAnalyzer自动为非虚拟时钟（non-virtualclocks）计算时钟网络延
