苏州科技学院天平学院EDA电子综合设计院系：专业：班级：学号：姓名：第一部分：设计说明设计任务设计一款数字电子时钟，具体要求如下：1：输入条件：50MHz时钟，2个输入按键；2：功能实现：具有显示时、分、秒功能；采用LED数码管显示；具有闹钟与对时功能，对时精确到分，闹钟设置与对时采用按键作为输入信号。3：采用altera公司的quartusII软件进行编程与仿真，设计语言可以选择VerilogHDL或VHDL。目的与意义训练综合运用学过的数字电子技术、数字系统设计技术(HDL硬件设计)和计算机编程及电路相关基本知识，培养独立设计比较复杂数字系统设计能力。通过综合设计，力争掌握使用EDA工具设计数字系统电路的基本方法，包括原理方案的确定、详细设计中的编程与仿真等一系列过程，为以后进行工程实践问题的研究打下设计基础。时钟，自从它发明的那天起，就成为人类的朋友，但随着社会的进步，科技的的发展，人们对它的功能又提出了新的要求，怎样让时钟更好的为人民服务，怎样让我们的老朋友焕发青春呢这就要求人们不断设计出新型时钟。现代社会，守时已不仅关系到一个人的职业生涯，还成了衡量一个人道德的标准。时钟为人们提供了科学利用时间规律的依据，然而，普通的机械钟表与半机械钟表对于忙碌的生活显然早已不太适应，设计一款高精度数字时钟势在必行。本课题将通过对目前市场上的数字电子钟的研究，利用EDA技术设计一款高精度数字式电子钟，使人们可以得到精确时间显示,帮助人们合理安排时间，方便人们的生活。第二部分原理方案设计设计一个多功能数字时钟，具有时分、秒计数显示、闹钟功能。能够利用按键实现对闹钟时间的设定并在当前显示时间到时后能够进行闹钟提示。能够利用按键实现“较时”、“较分”功能，随时对数码管的显示进行校正和校对。数字中系统主要由系统时钟，三个功能按键（mode，turn，change），FPGA，数码管和蜂鸣器部分组成。图1多功能数字时钟整体模块图分频模块方案设计分频模块用于为系统的实现提供稳定的工作频率和计时信号源，产生分频为1HZ频率的信号作为计时模块的信号源。分频算法设计：定义变量并根据需要得到的分频信号设定计数值，对该变量进行加或减计数，每到达一次计数值点，将该变量清零或重置，并且对输出信号取一次反，即可以得到所需的分频信号。在这里使用任意分频计数器。定义变量并且设定一个上限值，每次加计数到该上限值时，输出该计数值的最高位。分频模计时模块闹钟模块显示模块控制模块蜂鸣器显示模块计时模块是对1s的信号源进行秒计时，计时满后向上进位的设计思想。译码显示模块采用的是数码管的动态扫描方式。控制模块设置三个按键，一个作为功能控制信号，按键每次加一，加到三在归零。为0：计时功能；为1：闹铃功能;为2：手动校对功能。一个按键选择是调整时间，还是分钟，若长时间按住该键，可使秒信号清零，用于精确调时。一个按键用于手动调整，每按一次，计数器加1，如果长按，则连续快速加1；用于快速调时和定时。第三部分详细设计过程图2顶层模块分频模块该模块为任意分频计数器，在这里使用了两个分频模块，分别输出4Hz和1Khz的时钟信号。功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。其中F_DIV为分频系数，分频系数范围为1~2^n(n=F_DIV_WIDTH)若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。若分频系数为偶数，则输出时钟占空比为50%；若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分频系数（当输入为50%时，输出也是50%）。图3分频模块div_4hz图4分频模块div_1k定义变量为分频系数，若位偶数，则产生分频系数的一半个时钟周期为高电平，分频系数的一半个时钟周期为低电平；若为奇数，则相应地偏移一个。若分频系数为偶数，则输出时钟占空比为50%；若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分频系数（当输入为50%时，输出也是50%）。modulediv_4hz(clock,clk_out);//I/O口声明inputclock;//输入时钟outputclk_out;//输出时钟//内部寄存器regclk_p_r;//上升沿输出时钟regclk_n_r;//下降沿输出时钟reg[F_DIV_WIDTH-1:0]count_p;//上升沿脉冲计数器reg[F_DI...
