PWM信号发生器的设计VIP免费

- 1 - E D A 技 术 及 应 用 实 验 报 告 姓名：XXX 班级：XXX 学号：XXXX - 2 - 湖南工业大学科技学院 实验/上机报告 课程名称： EDA 技术及应用 专业：电气工程及其自动化 成绩： 指导教师： XXXX 姓名： XXX 日期： 2013/10/16 项目序号：实验二 学号： XXXX 时间：星期三 项目名称： PWM 信号发生器的设计 组号： 地点： XXXXX 一、实验目的 1、掌握序列发生器和检测器的工作原理； 2、初步学会用状态机进行数字系统设计。 二、实验环境 Quartus II 7.0 开发系统 三、实验内容 用状态机设计实现串序列检测器设计，可以用原理图输入法设计序列信号发生器，要求产生序列：0111010011011010；再进行检测设计，若检测到序列：11010 则输出为“ 1”，否则输出为“0”。并对其进行仿真和硬件测试。 四、实验过程 本实验可以分为两部分来设计。 第一步设计序列信号发生器，在这里可以采用模16 的计数器74LS161 来产生模16 的计数，并由它的4 位输出可以产生16 种状态，由此可以用来设计序列产生器，也可以采用状态机产生序列，本实验用状态机产生序列。 第二步设计序列检测器，这里用状态机设计，如果为真输出1，为假输出为0； 第三步设计串行转并行输出，将序列并行输出在LED 管上显示。 第四步是设计一个计数脉冲，记录出现所需要的序列的次数。 第五步是将所有模块连接起来，构成一个完整的序列发生和检测设计器。 实验代码： 1、序列发生器 library ieee; use ieee.std_logic_1164.all; - 3 - entity xulie_produce is—序列产生电路 port(clk,reset:in std_logic; comb_outputs:out std_logic);--序列输出 end xulie_produce; architecture behav of xulie_produce is type fsm_st is (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15);--状态设计 signal current_state,next_state:fsm_st; begin reg:process(reset,clk)—主控时序进程 begin if reset ='1'then current_state<=s0; elsif clk='1'and clk'event then current_state<=next_state; end if; end process; com:process(current_state)—主控组合进程 begin case current_state is when s0 => comb_outputs<='0';next_state<=s1; when s1 => comb_outputs<='1';next_state<=s2; when s2 => comb_outputs<='1';next_state<=s3; when s...