verilog编写uart验证有效版VIP免费

11.5 UART 收 发 器 设 计 实 例 UART（ Universal Asynchronous Receiver Transmitter， 通 用 异 步 收 发 器 ）是 广 泛 使 用 的 异 步 串 行 数 据 通 信 协 议 。 下 面 首 先 介 绍UART硬 件 接 口 及 电 平 转 换电 路 ， 分 析 UART的 传 输 时 序 并 利 用 Verilog HDL语 言 进 行 建 模 与 仿 真 ， 最 后 通过 开 发 板 与 PC相 连 进 行 RS-232通 信 来 测 试 UART收 发 器 的 正 确 性 。 1.5.1 11.5.1 UART 界 面 介 绍 本 节 所 介 绍 的 UART即 美 国 电 子 工 业 协 会 定 义 的 RS-232C， 简 称 RS-232。 RS-232的 接 口 一 般 有9针 的 DB9和 25针 的 DB25， 这 里 以 9针 为 例 ， 它 的 各 个 引 脚的 定 义 如 表11-8所 示 。 表 11-8 DB9 的 引 脚 定 义 引 脚 功 能 缩 写 1 资 料 载 波 检 测 DCD 2 数 据 接 收 RXD 3 资 料 发 送 TXD 4 资 料 终 端 准 备 DTR 5 地 GND 6 资 料 设 备 准 备 就 绪 DSR 7 发 送 请 求 RTS 8 清 除 发 送 CTS 9 地 GND 由 于 RS-232的 电 气 特性 与 FPGA引 脚 不相 同， 因此它 们之间不能 直接 相 连 ，对于 RS-232的 数 据 线， 当为 逻辑“1”时 ， 对应电 平 是 -15V~-3V；当为 逻辑“0”时 ， 对应电 平 是 15V~3V。 因此， 与 FPGA相 连 之前必须进 行 电 平 转 换 ， 转 换 原理图如 图 11-39所 示 。 图11-39 RS-232 电平转换原理图 1.5.2 11.5.2 UART 传输时序 UART传输时序如图11-40所示。 T 图11-40 UART 传输时序 发送数据过程：空闲状态，线路处于高电位；当收到发送数据指令后，拉低线路一个数据位的时间 T，接着数据按低位到高位依次发送，数据发送完毕后，接着发送奇偶校验位和停止位（停止位为高电位），一帧资料发送结束。 接收数据过程：空闲状态，线路处于高电位；当检测到线路的下降沿（线路电位由高电位变为低电位）时说明线路有数据传输，按照约定的波特率从低位到高位接收数据，数据接收完毕后，接着接收并比较奇偶校验位是否正确，如果正确则通知后续设备准备接收数据或存入缓存。 由于 UART是异步传输，没有传输同步时钟。为了能保证数据传...