Verilog设计求最大公约数系统VIP专享VIP免费

- 1 - 武汉大学电工电子基础课程教学基地实验报告 学院 专业 2010 年 6 月 18 日 课程名称 求最大公因数 指导教师 曹华伟 姓 名 年级 学号 成绩 一：实验目的 1 学会控制器模型的设计。 2 掌握FSM 的设计方法。 3 继续熟悉实验箱的使用方法。 二：实验原理 1、集成电路的划分 数据单元包含有保存运算数据和运算结果的数据寄存器，还包括组合逻辑电路来完成数据运算。数据单元元产生输出信号， 数据运算状态等信息。 控制单元要从数据单元得到状态信息，以决定继续进行哪些数据运算，产生控制信号序列，以决定何时进行何种数据运算。 2.求最大公因数模型 - 2 - 完成对集成电路系统的划分任务，通过数据路径和控制路径实现求得最大公因数的可直接综合系统。 三：实验步骤： 1. 定义模块接口 定义模块接口如下图： 该模块有4个输入operand_A、operand_B，result_taken，input_available以及3个输入idle，result_data和result_rdy。根据此接口定义可以进行数据路径和控制路径路径的实现。 2. 基本模块实现 - 3 - （1）定义数据路径 数据单元包含有保存运算数据和运算结果的数据寄存器，还包括组合逻辑电路来完成数据运算。数据单元元产生输出信号， 数据运算状态等信息。控制单元要从数据单元得到状态信息，以决定继续进行哪些数据运算，产生控制信号序列，以决定何时进行何种数据运算。数据路径是以一定的拓扑关系互连的若干功能部件。而数据路径的设计流程如下图： 根据图中所示的数据路径可进行数据路径的定义。 实现代码如下： module gcdDatapath ( input clk, // Data signals input [0:7] operand_bits_A, - 4 - input [0:7] operand_bits_B, output [0:7] result_bits_data, // Control signals (ctrl->dpath) input A_en, input B_en, input [0:1] A_mux_sel, input B_mux_sel, // Control signals (dpath->ctrl) output B_zero, output A_lt_B ); （2）定义控制路径 行为综合器总是用有限状态机作为控制器，而且一般采用硬连线方式，也就是说用随机组合逻辑电路计算下一状态，当前状态以一定方式编码后由寄存器锁存。硬连线方式有限状态机不仅有完善的数学模型，更重要的是这种电路的综合技术已有非常充分的研究，因此寄存器传输级综合能够得到很好的结果。在行为级描述中，各个状态以隐含方式表达，由行为综合根据源代码进行状态分配和...