VHDL实验报告刘俊迪VIP免费

学号：08083572班级：信科08-3 姓名：刘俊迪 专业： 电子信息科学与技术 4-1. 组合电路的设计 实验目的：熟悉 QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 实验内容1：首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图3-3所示的仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。 实验内容 2：将此多路选择器看成是一个元件 mux21a，利用元件例化语句描述，并将此文件放在同一目录中。 实验任务 3：引脚锁定以及硬件下载测试。建议选实验电路模式 5，用键 1(PIO0)控制 s0；用键 2(PIO1)控制 s1；a3、a2和 a1分别接 clock5、clock0和 clock2；输出信号outy仍接扬声器 spker。通过短路帽选择 clock0接 256Hz信号，clock5接 1024Hz，clock2接 8Hz信号。最后进行编译、下载和硬件测试实验（通过选择键 1、键 2，控制 s0、s1，可使扬声器输出不同音调）。 程序: ENTITY mux21a IS PORT (a, b, s: IN BIT; Y: OUT BIT); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a, b, s) BEGIN IF s='0' THEN y<=a; ELSE y<=b; END IF; END PROCESS; END ARCHITECTURE one; 仿真时序图 RTL仿真电路图 01absyy~0 由时序图可以看出,其功能是符合要求的。 实验小结:第一次上vhdl实验,开始时操作不熟悉,,浪费了很多的时间,还是在同学的帮助下.才勉强完成实验，通过这次实验,我学会了QuartusⅡ的VHDL文本设计流程的基本过程,了解简单组合电路和多层次电路的设计，仿真和硬件测试。初步了解了QuartusⅡ的使用.但是还不熟练。 实验4-2. 时序电路的设计 实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。 实验任务1：设计触发器(使用例3-6)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。 实验任务2：设计锁存器(使用例3-14)，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。 实验任务3：只用一个1位二进制全加器为基本元件和一些辅助的时序电路，设计一个8位串行二进制全加器。提示：此加法器有并/串和串/并移位寄存器各一。 实验报告：分析比较实验内容 1和 2的仿真和实测结果，说明这两种电路的异同点。 程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DFF1 IS P...