课 程 设 计 报 告 题 目： 并行C R C -16 校验码产生器设计 院 （系）： 电子与信息工程学院 专 业： 电子信息科学与技术 班 级： 姓 名： 设计日期： 2013.12.16-2013.12.20 一、设计目的 1．掌握数字系统的设计方法； 2．掌握硬件描述语言——Verilog HDL； 3．掌握模块化设计方法； 4．掌握开发软件的使用方法。 二、设计要求 8 bit 并行输入数据进行 CRC-16 校验。 1．输入为连续数据流，时钟为单位，起始位有 1bit 宽 Soc 指示信号； 2．生成多项式： 151216xxxxG； 3．校验数据与码流同步送出； 4．完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布 局布线、下载验证等。 三、设计环境 计算机、Qu atu sII 开发软件 四、设计内容（设计原理和方案、程序设计、仿真分析和适配） 4 .1 设计原理和方案 CRC 即循环冗余校验码（Cy clic Redu ndancy Check）：是数据通信领域中最常用的一种差错校验码，其特征是信息字段和校验字段的长度可以任意选定。冗余编码是在二进制通信系统中常用的差错检测方法，它是通过在原始数据后加冗余校验码来检测差错，冗余位越多，检测出传输错误的机率越大。循环冗余编码（Cy clic Redu ndancy Codes，简称CRC）是一种常用的冗余编码。 CRC 校验的基本 原理是：CRC 码是由 两 部分组 成的，前 部分是信息码，就 是需 要校验的信息，后部分是校验码，如 果 CRC 码长共 n bit，信息码长k bit，就 称为（n,k）码，剩 余的r bit 即为校验位。如 ：（7,3）码：110 1001，前 三位 110 为信息码，1001 为校验码。CRC校验码的生成规则 ： A、将 原信息码左 移 r bit，右 侧 补 零 ，如 110 --> 110 0000； B、用 110 0000 除 以G(x )，得 到 的余数即为 CRC 校验码； CRC 可由 一称为生成多项式的常数去 除 该 数据流的二进制数值 而 得 ，商 数被 放 弃 ，余数作 为冗余编码追 加到 数据流尾 ，产 生新 的数据流进行发送。在接 收 端 ，新 的数据流被 同一常数去 除 ，检查 余数是否 为零 。如 果 余数为零 ，就 认 为传输正 确 ，否 则 就 认 为传输中已 发生差错，该 数据流重 发。 在产 生 CRC 校验码时，需 要用到 除 法运 算。一般 说 来，非 常大的数字进行除 法时，用数字逻 辑 实 现...
